Использование IP Integrator в САПР Vivado для ПЛИС серии 7 и UltraScale

В течение последних лет производители ПЛИС уделяют много внимания повышению эффективности инструментов проектирования при работе с FPGA большой логической емкости. Одним из таких инструментов, который предназначен для представления проекта в виде блок-схем, является IP Integrator. Он добавлен в САПР Vivado 2013.3, как и поддерживаемый им блочный дизайн.

Проектирование для ПЛИС Xilinx с применением языков высокого уровня в среде Vivado HLS

Увеличение логической емкости FPGA делает актуальным переход к новым системам проектирования, которые были бы способны обеспечить эффективное заполнение современных FPGA с приемлемой трудоемкостью. Языки описания аппаратуры, такие как VHDL и Verilog, недостаточно эффективны для решения этой проблемы при объемах программируемых микросхем в сотни тысяч логических ячеек. В настоящее время ведущий ...

Использование проектных ограничений формата xdc в САПР Vivado для работы с ПЛИС Xilinx

Одним из нововведений САПР Vivado, предназначенной для разработки проектов на базе ПЛИС Xilinx серии 7 и последующих поколений, является переход к формату xdc (Xilinx Design Constraints) для описания проектных ограничений. Этот формат полностью заменил использовавшийся ранее ucf (User Constraints File), следовательно, для полноценной работы с Vivado необходимо освоить xdc. Возможности этого фор...