Характеристики ПЛИС 5510ХС3АТ

Введение

ПЛИС как подкласс микросхем достаточно прочно заняли нишу в сфере цифровой электроники. Они используются не только как средства макетирования электронных устройств, но и для выпуска небольших партий изделий с оригинальной архитектурой цифровых компонентов, не имеющих прямых решений среди серийно выпускаемых микросхем. Другим важным привлекательным фактором является возможность размещения на одном кристалле параллельно работающих блоков, что делает ПЛИС эффективной аппаратной платформой для цифровой обработки сигналов, проводных и беспроводных систем связи, промышленной автоматики и ряда других областей применения.

Термин «программируемые логические интегральные схемы» объединяет несколько архитектур микросхем, среди которых наиболее показательной является FPGA (Field-Programmable Gate Array), что в технически точном переводе можно представить как «программируемая пользователем матрица вентилей». При этом существуют как более простые варианты архитектур (например, SPLD и CPLD), так и дальнейшее развитие FPGA – APSOC и ACAP, которые, тем не менее, включают в себя вентильную матрицу как составную часть.

Микросхема FPGA представляет собой матрицу логических ячеек, окруженную блоками ввода–вывода. Отдельные элементы соединяются программируемыми трассировочными линиями, что и обеспечивает возможность создания цифровых схем в широком диапазоне имеющихся вариантов. При этом на кристалле современных FPGA присутствуют и другие компоненты, расширяющие возможности создания эффективных схем. К числу таких компонентов относятся:

• блоки статической памяти;
• аппаратные умножители независимых операндов;
• схемы генерации, преобразования и распространения тактового сигнала;
• высокоскоростные последовательные приемопередатчики (MGT);
• аппаратно реализованные процессорные ядра.

Таким образом, можно наблюдать рост удельного веса аппаратных компонентов в составе ПЛИС современных семейств, что, однако, обусловлено требованиями конкретных областей их применения. При этом каждый из таких компонентов увеличивает риски получения неработоспособного изделия при проектировании, а в случае таких сложных аналого-цифровых блоков, как MGT, еще и снижается коэффициент выхода годных кристаллов при серийном производстве.

Аппаратные компоненты обычно распределены по кристаллу ПЛИС, образуя кластеры, взаимодействующие с матрицей логических ячеек. Гранулярность таких кластеров обычно достаточно небольшая, за исключением аппаратных процессорных ядер, которые образуют автономную или полуавтономную подсистему на кристалле. В то же время, такие часто используемые цифровые узлы, как статическая память или аппаратные блоки умножения, распределены более или менее равномерно, что позволяет размещать вокруг них сопрягаемые цифровые узлы на базе конфигурируемых логических ячеек. На рис. 1 сравниваются микросхемы ПЛИС с архитектурой FPGA с основными и дополнительными аппаратными ресурсами.

Рис. 1. Сравнение микросхем ПЛИС с архитектурой FPGA с основными и дополнительными аппаратными ресурсами

Семейство ПЛИС 5510, разработанное АО «НИИ молекулярной электроники», в настоящее время включает в себя несколько микросхем. В настоящее время микросхемы типа 5510 ТС находятся на этапе ОКР, а более простая 5510ХС3 АТ с логической емкостью 3200 ячеек, не содержащая дополнительных аппаратных компонентов, доступна для заказа. Можно еще раз отметить, что в этой микросхеме не реализованы блоки памяти, умножители и даже формирователи тактового сигнала. Несмотря на то, что в настоящее время в проектах на базе ПЛИС настоятельно рекомендуется использовать PLL (ФАПЧ) или MMCM, реализующих подстройку фазы тактового сигнала, для относительно небольшой FPGA негативные эффекты от рассинхронизации оказываются несущественными. При этом не следует исключать риски, связанные с отсутствием на кристалле PLL, но в любом случае практическому использованию ПЛИС новой серии должно предшествовать ее освоение и тестирование в пользовательских проектах.

Архитектура логических ресурсов ПЛИС 5510ХС3 АТ

Структурная схема ПЛИС 5510ХС3 АТ показана на рис. 2.

Рис. 2. Структурная схема ПЛИС 5510ХС3АТ

Микросхема построена вокруг матрицы логических ячеек, окруженных блоками ввода–вывода. Из рисунка видно, что отсутствуют дополнительные компоненты, конфигурируемые в процессе разработки. Поддерживается загрузка конфигурации по интерфейсу JTAG и с помощью внешней флэш-памяти.

ПЛИС 5510ХС3 АТ имеют архитектуру логической ячейки, не являющуюся точной копией массово выпускаемых ПЛИС зарубежных производителей. Конфигурируемая ячейка ПЛИС 5510ХС3 АТ показана на рис. 3.

Рис. 3. Конфигурируемая логическая ячейка ПЛИС 5510ХС3АТ

Представленная схема ячейки в целом соответствует типичным решениям, характерным для технологического поколения 90 нм. Это комбинация 4‑входового логического генератора (Look-Up-Table, LUT) и одного триггера (Flip-Flop, FF). Подобное сочетание является основным для FPGA и широко применялось в ПЛИС, производившихся по нормам 90 нм компаниями Xilinx и Altera. Понятие «эквивалентная логическая ячейка», до сих пор применяющееся для оценки логической емкости микросхем, подразумевает именно это сочетание – LUT4+FF.

При этом ПЛИС разных производителей различаются наличием дополнительных возможностей логической ячейки, которые заключаются в добавлении цепи ускоренного переноса для эффективной реализации сумматоров и набора мультиплексоров, призванных сократить количество логических ячеек для реализации часто используемых цифровых узлов. Можно видеть, что логическая ячейка ПЛИС 5510ХС содержит обе эти составляющие. Сигналы на входы 1 и 3 логического генератора подаются через дополнительные вентили, что также представляет собой характерный прием повышения эффективности ячейки ПЛИС при реализации операций определенного типа. Поскольку конкретно такое решение не является общепринятым или широко распространенным, можно констатировать, что у серии 5510ХС наблюдается оригинальная архитектура логической ячейки, которая в целом отражает тенденции микроэлектронной отрасли и при этом содержит специфический набор дополнительных компонентов, определяемых возможностями САПР.

Партия микросхем 5510ХС3 АТ была выпущена и реализована в составе отладочных плат, показанных на рис. 4. На плате установлена ПЛИС в металлокерамическом корпусе, микросхема флэш-памяти 1664 РР65, модуль программатора, подсистема питания и набор простых компонентов (индикаторы, кнопки и разъемы). В целом, плата не предназначена для реализации сложных устройств и представляет основной интерес в качестве демонстратора технологии.

Рис. 4. Отладочная плата на базе ПЛИС 5510ХС3АТ (НИИМЭ)

Важно обратить внимание на подключение установленного на плате тактового генератора, которое настраивается перемычками. Одна из них вблизи компонента генератора, обозначенная как EN, подключает его выход к печатному проводнику на плате. Вторая, в левом верхнем углу платы, позволяет соединить этот проводник с входом ПЛИС IO110 или IO111. Частота генератора составляет 40 МГц.

Загрузка конфигурации производится встроенным модулем программатора, выполненного на базе микроконтроллера с поддержкой интерфейса USB. Это также стандартное в современных условиях решение, которое позволяет ограничиться единственным портом USB и не использовать дополнительное оборудование для работы с ПЛИС.

Маршрут проектирования в САПР XCAD

Протестированный образец ПЛИС 5510ХС3 АТ в составе отладочной платы поддерживается в САПР XCAD, интерфейс которой показан на рис. 5. Функциональные возможности САПР в целом повторяют распространенные в отрасли маршруты проектирования, хотя требуется ряд доработок интерфейса, обеспечивающих автоматическое применение выбранных настроек.

Рис. 5. Интерфейс САПР XCAD для ПЛИС серии 5510

Маршрут проектирования предполагает набор шагов, аналогичный существующим в мировой отрасли для ПЛИС. Отличием с точки зрения интерфейса является ориентация на отдельные группы описаний и отчетов, а не более привычные разработчикам «Управление проектом – синтез – реализация – программирование». В процессе тестовой эксплуатации не были выявлены принципиальные неудобства от такой организации проектных файлов.

САПР совместима со следующим программным обеспечением:

• Cadence Encounter RTL Compiler, Cadence Genus Synthesis Solution, Cadence Spectre Simulation Platform;
• Synopsys Design Compiler, Synopsys HSPICE;
• Yosys Open Synthesis Suite;
• Icarus Verilog;
• OSS CVC Simulator.

В качестве основного языка описания аппаратуры поддерживается Verilog 2005 (стандарт IEEE 1364–2005). Поддержка VHDL в текущей версии реализована частично.

Синтез производится сторонними средствами. Например, в составе САПР предлагается синтезатор Yosys, который распространяется свободно и имеет открытый исходный код. Статический временной анализ выполняется с учетом характеристик элементов ПЛИС и соответствует форматам, используемым в современных САПР. Пример отчета статического временного анализа приведен на листинге.

Листинг. Пример статического временного анализа для критического пути проекта

Для просмотра топологического представления проекта предназначена утилита X‑Place. Этот инструмент аналогичен ранее использовавшейся в САПР ISE утилите FPGA Editor или встроенному инструменту просмотра кристалла (Device View) в САПР Vivado. С ее помощью можно оценить размещение типовых проектов с помощью алгоритмов XCAD. В качестве такого примера был реализован приемник UART, представляющий собой конечный автомат.

Синтез этого несложного конечного автомата показал, что ПЛИС способна обеспечить тактовые частоты порядка 100–150 МГц для несложных цифровых узлов, что можно определить по величине задержек в критических цепях. Заметим, что это значение не является «системной тактовой частотой», которая обычно приводится как характеристика производительности ПЛИС. Поскольку это значение характеризует проект, основанный на схеме с минимальными по сложности связями (одна логическая ячейка в критической цепи, ограничена длина цепей переноса), оно является достаточно далеким от параметров практических схем. При этом конечные автоматы являются показательными примерами практического узла, использующего основные ресурсы логических ячеек.

На рис. 6 показано достаточно компактное расположение элементов автомата, реализующего приемник UART. Поскольку текущие функциональные возможности утилиты X‑Place не позволяют показать детализованный вид логической ячейки или трассировочных ресурсов, проанализировать можно только взаимное расположение компонентов.

Рис. 6. Размещение конечного автомата в ПЛИС 5510ХС3АТ

В силу того, что качество размещения сложно оценить при анализе единственного модуля, к проекту был добавлен более сложный конечный автомат, использующий более 200 состояний. При этом из рис. 7 видно, что компоненты остаются размещенными компактно.

Рис. 7. Размещение двух конечных автоматов в ПЛИС 5510ХС3АТ

В целом, можно заметить, что объем в 3200 логических ячеек еще не ставит перед САПР сложных задач по оптимизации размещения, поэтому существенного ухудшения характеристик проекта из-за неудачной трассировки и не ожидалось.

В целом можно констатировать, что текущая версия САПР обеспечивает выполнение основных шагов, требующихся для полного цикла разработки цифровых устройств на базе ПЛИС.

Выводы

Серия ПЛИС 5510 демонстрирует разработку серии цифровых микросхем с оригинальной архитектурой, которая, несмотря на сравнительную простоту, потребовала решения комплекса сложных технических задач. Важно, что для САПР были разработаны алгоритмы размещения и трассировки, учитывающие характеристики трассировочных ресурсов разработанной микросхемы. Планы выпуска последующих микросхем серии 5510 включают в себя устройства с характерными для FPGA компонентами – блоками памяти, умножителями, PLL и блоками сериализаторов–десериализаторов.