Модель узла управления динамическим 7-сегментным индикатором с подавлением дребезга контактов кнопок в объеме ПЛИС Xilinx Artix-7 для отладочной платы Digilent Nexys 4

В статье детально описан логический проект ПЛИС Xilinx XC7A100T, установленной на отладочной плате Nexys 4 фирмы Digilent. В состав проекта входят следующие функциональные узлы, описанные в виде синтезируемых моделей на языке Verilog: схема синтеза тактовой частоты, генератор сигнала начальной установки, фильтр подавления дребезга контактов кнопок, реверсивный счетчик с загрузкой и узел управле...

Средства автоматизированного проектирования и этапы разработки встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq-7000 AP SoC

Кристаллы расширяемых процессорных платформ Extensible Processing Platform (EPP) семейства Zynq‑7000 AP SoC, выпускаемые фирмой Xilinx, представляют собой наиболее перспективную и динамично развивающуюся элементную базу для реализации высокоскоростных встраиваемых микропроцессорных систем.

Разработка контроллера протокола MIL-STD‑1553B на ПЛИС. Часть 3

В предыдущей, второй части статьи автор начал рассматривать HDL-код проекта на ПЛИС, который описывает контроллер авиационного протокола MIL-STD 1553B. Из всех модулей были рассмотрены передатчик (Transmitter.v) и приемник (Receiver.v). Были приведены временные диаграммы для лучшего понимания кода модулей. Модули передатчика и приемника обеспечивают декодирование и кодирование слов стандарта M...

Разработка приложений для СнК SmartFusion2 с использованием Libero SoC и SoftConsole.
Часть 10. Знакомьтесь, RISC-V

В статье рассмотрены предпосылки появления новой процессорной архитектуры RISC-V и пример проекта с использованием IP-ядра процессора RISC-V разработки корпорации Microsemi.

Создание защищенных пользовательских приложений на базе СнК SmartFusion2 компании Microsemi.
Часть 6. Криптографическая защита IP-ядер в Libero SoC

В предыдущих статьях [7–11] были рассмотрены вопросы взаимодействия между микроконтроллерной подсистемой (MSS) и массивом ПЛИС (FPGA Fabric) через контроллер FIC, а также технология создания IP-ядер на стандартные интерфейсные шины AHB-Light и APB компании ARM. В предлагаемой и последующих публикациях проанализированы аспекты криптографической защиты IP-ядер с использованием программных средств.

Проектирование цифровых устройств на базе ПЛИС фирмы Xilinx в САПР серии Vivado HLx Design Suite. Часть 18

При открытии базы данных реализованного проекта разработчику предоставляется не только доступ к дополнительным инструментам анализа результатов размещения и трассировки разрабатываемого устройства в кристалле программируемой логики или расширяемой процессорной платформы, но и возможность их оперативной коррекции. Редактирование результатов выполнения проекта в ПЛИС или программируемой системе н...

Систолические КИХ-фильтры в базисе ПЛИС

Систолический КИХ-фильтр считается оптимальным решением для параллельных архитектур цифровых фильтров. Реализация систолических КИХ-фильтров на 256 отводов в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 отсчетов в секунду) по сравнению с КИХ-фильтрами на базе MAC-блоков ЦОС-процессоров среднего класса производительностью 4 MSPS. Например, функция XtremeDSP Di...

Применение ЭСППЗУ 5576РС1У(EPC4) для серии ПЛИС 5578

Статья продолжает публикации в журнале «Компоненты и технологии» [1, 2], посвященные ЭСППЗУ, предназначенному для конфигурирования ПЛИС от компаний АО «ПКК Миландр» и АО «КТЦ «Электроника». В предложенном материале речь идет о решении по применению 5576РС1У в схеме каскадного соединения. Рассматривается методика генерации файлов конфигурации ПЛИС с расширением *.pof для программирования двух ...

Расширение семейства программируемых систем на кристалле Zynq-7000 AP SoC-2

В статье приведены основные характеристики и рассмотрена архитектура программируемых систем на кристалле семейства Zynq‑7000 AP SoC, которые компания Xilinx производит сейчас серийно, а также запланировала к выпуску в ближайшем году.

Разработка контроллера протокола MIL-STD-1553B на ПЛИС. Часть 4

В предыдущей, третьей части статьи автор завершил рассмотрение HDL-кода проекта контроллера протокола MIL-STD-1553B. Был проанализирован модуль RT_control и приведены временные диаграммы. Теперь нам осталось провести моделирование HDL-проекта с использованием тестбенча, чтобы убедиться в работоспособности созданного проекта. Моделирование мы будем проводить в известной fpga-дизайнерам САПР Mode...