Проектирование встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq 7000 AP SoC в САПР Xilinx ISE Design Suite

PDF версия
В этой части статьи рассмотрено отображение логического описания аппаратной части проектируемой системы на физические ресурсы кристалла.

Все статьи цикла

Анализ результатов процесса отображения логического описания аппаратной части проектируемой системы на физические ресурсы кристалла

Система автоматизированного проектирования Xilinx ISE Design Suite предоставляет разработчику различные инструменты для всестороннего анализа результатов, полученных в ходе выполнения фазы отображения логического описания аппаратной части разрабатываемой встраиваемой системы на физические ресурсы программируемой логики PL кристалла расширяемой процессорной платформы. Интегрированные средства этого пакета не только формируют соответствующий текстовый отчет о выполнении указанного процесса, но и позволяют отобразить полученные результаты в наглядной форме, а также провести дополнительный анализ статических временных характеристик проекта на рассматриваемой фазе.

Наглядное представление результатов отображения логического описания аппаратной части проектируемой микропроцессорной системы на физические ресурсы программируемой логики используемого кристалла обеспечивает топологический редактор FPGA Editor. Этот инструмент предоставляет возможность визуальной оценки распределения элементов логического описания по соответствующим физическим ресурсам кристалла расширяемой процессорной платформы. Кроме того, при необходимости топологический редактор FPGA Editor позволяет в ручном режиме произвести коррекцию результатов, полученных при автоматическом выполнении процесса отображения логического описания аппаратной части разрабатываемой встраиваемой системы на физические ресурсы кристалла.

Для получения детализированной информации о параметрах распространения сигналов аппаратной части проектируемой микропроцессорной системы предназначены программные средства временного статического анализа Timing Analyzer и TRACE, которые функционируют в диалоговом режиме и режиме командной строки соответственно. Значения временных параметров, вычисляемые с помощью этих программных инструментов на рассматриваемой фазе процесса реализации, носят предварительный оценочный характер. На этой фазе доступна информация о задержках распространения сигналов в конфигурируемых логических блоках, но отсутствуют сведения о задержках, вносимых трассировочными ресурсами кристалла.

 

Изучение распределения в кристалле элементов логического описания аппаратной части разрабатываемой системы в топологическом редакторе FPGA Editor

Для просмотра результатов процесса отображения логического описания аппаратной части проектируемой микропроцессорной системы на физические ресурсы кристалла в топологическом редакторе FPGA Editor нужно, прежде всего, во встроенной панели Processe Project Navigator развернуть рассматриваемую фазу этапа реализации, поместив курсор на знак «+» в строке Map и щелкнув левой кнопкой мыши. При этом встроенная панель процессов принимает вид, представленный на рис. 59. Затем необходимо расположить курсор на строке Manually Place & Route (FPGA Editor) и дважды щелкнуть левой кнопкой мыши. В результате выполненных действий на экране появляется основное окно топологического редактора FPGA Editor, в котором представлено распределение элементов логического описания аппаратной части разрабатываемой встраиваемой системы по физическим ресурсам кристалла расширяемой процессорной платформы. Вид этого окна показан на рис. 60.

Вид основного окна топологического редактора FPGA Editor

Рис. 60. Вид основного окна топологического редактора FPGA Editor

В рабочей области основного окна топологического редактора FPGA Editor по умолчанию открываются три дочерних окна с заголовками Array, List и World. Окно Array содержит топологическое представление совокупности логических и специализированных аппаратных ресурсов, а также ресурсов ввода/вывода кристалла семейства Zynq‑7000 AP SoC. Расположение каждого архитектурного элемента в кристалле расширяемой процессорной платформы отображается в виде соответствующего условного графического образа (УГО). При этом УГО физических ресурсов кристалла, задействованных для реализации функций аппаратной части проектируемой микропроцессорной системы, отмечены заполнением синего цвета (при использовании настроек топологического редактора, установленных по умолчанию). Процессорный блок PS кристалла расширяемой вычислительной платформы отображается в окне Array в виде прямоугольника максимального размера (рис. 60).

В окне List по умолчанию приведен список всех элементов логического описания аппаратной части разрабатываемой встраиваемой системы. Этот список представлен в форме таблицы с шестью колонками. Первая колонка содержит порядковые номера элементов, входящих в состав описания аппаратной части разрабатываемой встраиваемой системы. Во второй колонке с заголовком Name отображаются идентификаторы указанных элементов. Третья колонка, озаглавленная Site, предоставляет информацию о расположении соответствующих элементов описания в кристалле расширяемой процессорной платформы. В четвертой колонке с заголовком Type приведены сведения о типе физических ресурсов кристалла, используемых для реализации соответствующих элементов логического описания аппаратной части проектируемой микропроцессорной системы. Ячейки пятой колонки, озаглавленной #Pins, содержат информацию о количестве цепей, подключенных к элементам, идентификаторы которых перечислены во втором столбце рассматриваемой таблицы. Каждая ячейка шестой колонки с заголовком Hilited содержит поле выбора, которое позволяет указать цвет заполнения условного графического образа соответствующего элемента в окне Array. Выпадающий список этого поля выбора включает допустимые цветовые варианты заливки УГО. По умолчанию цвет заполнения условных графических образов элементов не определен.

Следует обратить внимание на то, что окно List предоставляет возможность отображения и другой информации о проекте аппаратной части разрабатываемой встраиваемой системы. В частности, в этом окне могут быть представлены списки ограничений, макросов с относительным размещением, используемых в составе аппаратной части проектируемой микропроцессорной системы. Для указания типа элементов проекта, отображаемых в окне List, предусмотрено поле выбора, расположенное в верхней части этого окна. Требуемая информация указывается в выпадающем списке этого поля выбора (рис. 60).

В окне World представлено расположение области кристалла расширяемой процессорной платформы, которая отображается в текущий момент времени в видимой части окна Array. Для изменения положения отображаемой области следует расположить курсор на выделенный контур, нажать левую кнопку мыши и, не отпуская ее, переместить этот контур в нужную часть поля изображения кристалла.

Для быстрого поиска и выделения в видимой части окна Array расположения условного графического образа необходимого элемента описания достаточно поместить курсор на строку таблицы, содержащую идентификатор этого элемента, и щелкнуть левой кнопкой мыши. При этом соответствующий условный графический образ, отображаемый в видимой части окна Array, будет представлен выделенным красным цветом, как демонстрирует рис. 61.

Поиск элементов описания аппаратной части проектируемой системы в видимой области окна Array

Рис. 61. Поиск элементов описания аппаратной части проектируемой системы в видимой области окна Array

Если требуемый элемент описания находится вне видимой области окна Array, то для его поиска и отображения на экране нужно расположить курсор в соответствующую ячейку колонки Name и дважды щелкнуть левой кнопкой мыши. В результате выполненных действий условный графический образ этого элемента будет представлен в центре видимой части окна Array в детализированном масштабе изображения, как показано на рис. 62.

Поиск элементов описания аппаратной части проектируемой системы вне видимой области окна Array

Рис. 62. Поиск элементов описания аппаратной части проектируемой системы вне видимой области окна Array

Для того чтобы получить информацию о параметрах конфигурации какого-либо элемента архитектуры кристалла, задействованного для реализации функций аппаратной части проектируемой микропроцессорной системы, следует, прежде всего, выделить соответствующий условный графический образ в окне Array щелчком левой кнопкой мыши на его изображении или указать его в списке, представленном в окне List. После этого нужно нажать кнопку быстрого доступа кнопка доступа, расположенную на оперативной панели управления основного окна топологического редактора FPGA Editor, или выполнить команду Properties of Selected Items из всплывающего меню Edit или контекстно-зависимого всплывающего меню, открываемого щелчком правой кнопки мыши. В результате выполненных действий на экране рядом с выделенным условным графическим образом появляется диалоговая панель с заголовком Component Properties, как изображено на рис. 63.

Отображение основных параметров выделенного элемента

Рис. 63. Отображение основных параметров выделенного элемента

Открывшаяся диалоговая панель параметров выбранного элемента содержит три вкладки с заголовками General, Configuration и Physical Constraints. Первоначально на экране отображается вкладка General, вид которой приведен на рис. 63. На этой вкладке представлены основные параметры выделенного элемента описания аппаратной части разрабатываемой встраиваемой системы. В поле редактирования Name указывается идентификатор выбранного элемента описания с учетом его иерархической структуры. Поле Type содержит информацию о типе физических ресурсов кристалла, используемых для реализации выделенного элемента. В поле редактирования Location приводятся сведения о координатах соответствующих физических ресурсов в топологической структуре кристалла расширяемой процессорной платформы. Таблица, расположенная в нижней части рассматриваемой вкладки диалоговой панели параметров Component Properties, предоставляет информацию обо всех элементах описания аппаратной части проектируемой микропроцессорной системы, конфигурируемых на основе указанных физических ресурсов программируемой логики PL.

Вкладка Configuration содержит сведения о функциях аппаратной части разрабатываемой встраиваемой системы, конфигурируемых на базе выделенного архитектурного компонента кристалла. Содержание этой вкладки зависит от типа выбранного архитектурного элемента. На рис. 64 приведен вид вкладки Configuration для секций SLICEL и SLICEM конфигурируемого логического блока.

Вид вкладки Configuration диалоговой панели Component Properties

Рис. 64. Вид вкладки Configuration диалоговой панели Component Properties

Параметр Config, представленный на этой вкладке, описывает конфигурирование выбранной секции в виде соответствующего выражения булевой алгебры.

Вкладка Physical Constraints, вид которой демонстрирует рис. 65, предоставляет возможность установки физических ограничений для выбранного элемента.

Вид вкладки Physical Constraints диалоговой панели параметров элемента

Рис. 65. Вид вкладки Physical Constraints диалоговой панели параметров элемента

Параметр Lock Placement позволяет зафиксировать текущее размещение выбранного элемента в кристалле. По умолчанию индикатор состояния этого параметра находится в сброшенном положении, при котором фиксация текущего размещения элемента не производится.

С помощью поля выбора значения параметра Requirement указывается степень обязательности выполнения установленных физических ограничений. Выпадающий список возможных значений этого параметра включает два варианта — HARD и SOFT. Вариант HARD предписывает неукоснительное соблюдение заданных физических ограничений. При выборе варианта SOFT установленные ограничения носят рекомендательный характер.

Значение параметра Effort устанавливает приоритет для средств автоматического размещения проекта в кристалле расширяемой процессорной платформы при разрешении конфликтов ограничений. По умолчанию для этого параметра предлагается нулевое значение.

Параметр Location Range предоставляет возможность определения конкретной области топологической структуры кристалла для средств автоматического размещения. Необходимая информация о допустимой области указывается с помощью клавиатуры после активизации поля редактирования этого параметра.

С помощью параметра Block Paths можно установить временные ограничения для совокупности всех путей распространения сигналов, проходящих через выбранный компонент топологической структуры кристалла. По умолчанию индикатор состояния этого параметра находится в выключенном положении, блокирующем установку указанных временных ограничений.

Значение параметра Tsid определяет ограничение периода или частоты, устанавливаемое для заданной временной спецификации. Требуемое значение вводится с помощью клавиатуры после активизации поля редактирования данного параметра.

Более наглядную информацию о реализации выбранных элементов описания аппаратной части проектируемой микропроцессорной системы на базе соответствующих физических ресурсов программируемой логики кристалла дает графическое структурное представление этих ресурсов. Для его отображения необходимо расположить курсор на изображении выбранного условного графического образа и дважды щелкнуть левой кнопкой мыши. При этом в рабочей области основного окна топологического редактора FPGA Editor открывается окно с заголовком Block-View, содержимое которого зависит от типа выбранного архитектурного элемента кристалла.

Графическое представление детализированных результатов процесса отображения логического описания аппаратной части разрабатываемой встраиваемой системы на различные физические ресурсы кристалла рассматривается далее на примере системы сбора и обработки данных. Для реализации элементов описания аппаратной части этой системы, кроме процессорного блока PS, задействованы следующие типы физических ресурсов кристалла расширяемой вычислительной платформы:

  • секции конфигурируемых логических блоков SLICEL и SLICEM;
  • блоки ввода/вывода программируемой логики PL;
  • мультиплексируемые входы/выходы процессорного блока;
  • глобальный буферный элемент, обеспечивающий трансляцию сигнала синхронизации аппаратной части системы.

Графическое представление результатов конфигурирования функций аппаратной части проектируемой системы на базе секции SLICEL показано на рис. 66.

Конфигурирование функций аппаратной части проектируемой системы на базе секции SLICEL

Рис. 66. Конфигурирование функций аппаратной части проектируемой системы на базе секции SLICEL

В окне Block-View топологического редактора FPGA Editor представлена структурная схема секции SLICEL конфигурируемого логического блока, на которой выделены условные графические образы компонентов этой секции и их взаимосвязи, задействованные для реализации выбранного элемента описания аппаратной части разрабатываемой встраиваемой системы. Следует обратить внимание на то, что условные графические образы триггеров этой секции, используемых для реализации указанного элемента, сопровождаются информацией о параметрах их конфигурирования.

Подробные результаты отображения элементов логического описания аппаратной части проектируемой системы на физические ресурсы секции SLICEM конфигурируемого логического блока в наглядной форме приведены на рис. 67.

Результаты отображения элемента логического описания на физические ресурсы секции SLICEM

Рис. 67. Результаты отображения элемента логического описания на физические ресурсы секции SLICEM

Структурная схема секции SLICEM, изображенная в окне Block-View топологического редактора FPGA Editor, кроме информации о параметрах функционирования используемых триггеров этой секции, содержит сведения о вариантах конфигурирования LUT, которые задействованы для реализации функций выбранного элемента описания. Таблицы преобразования указанных секций могут применяться не только как функциональные генераторы, но и конфигурироваться в виде элементов распределенной памяти или сдвиговых регистров. Информация о применяемом варианте конфигурирования каждой задействованной LUT предоставляется с помощью индикаторов состояния, расположенных на поле ее условного графического образа.

Графическое представление параметров конфигурирования блоков ввода/вывода программируемой логики PL, применяемых в составе аппаратной части разрабатываемой встраиваемой системы, демонстрирует рис. 68.

Конфигурирование блоков ввода/вывода аппаратной части проектируемой системы

Рис. 68. Конфигурирование блоков ввода/вывода аппаратной части проектируемой системы

На структурной схеме блока ввода/вывода, отображаемой в окне Block-View топологического редактора FPGA Editor, выделены условные графические образы его компонентов и их взаимосвязи, которые соответствуют требуемым направлениям передачи сигнала через выбранный вывод кристалла расширяемой процессорной платформы. Кроме того, над структурной схемой приведены сведения о параметрах конфигурирования выбранного блока ввода/вывода, которые определяют режимы его функционирования в составе аппаратной части проектируемой микропроцессорной системы. Эти сведения представлены в виде соответствующих индикаторов состояния.

Наглядное представление информации о варианте конфигурирования выбранного мультиплексируемого входа/выхода процессорного блока, задействованного в составе аппаратной части разрабатываемой встраиваемой системы, показано на рис. 69.

Конфигурирование мультиплексируемого входа/выхода процессорного блока

Рис. 69. Конфигурирование мультиплексируемого входа/выхода процессорного блока

Приведенная структурная схема информирует, в частности, о том, будет ли подключен внутренний подтягивающий резистор к соответствующему выводу кристалла расширяемой процессорной платформы.

При изучении результатов отображения логического описания аппаратной части проектируемой микропроцессорной системы на физические ресурсы кристалла, представленных в топологическом редакторе FPGA Editor, не рекомендуется без необходимости делать их корректировку в ручном режиме. При невыполнении установленных физических ограничений целесообразно изменить параметры этого процесса и повторить рассматриваемую фазу этапа реализации.

 

Отчет о выполнении процесса отображения логического описания аппаратной части проектируемой системы на физические ресурсы кристалла

Быстрый доступ к отчету о результатах отображения логического описания аппаратной части разрабатываемой встраиваемой системы на физические ресурсы программируемой логики используемого кристалла осуществляется щелчком левой кнопки мыши на строке Map Report, которая расположена в разделе Detailed Reports вкладки Design Summary рабочей области основного окна Project Navigator (рис. 70). При этом на указанной вкладке появляется дополнительная встроенная панель с заголовком Map Report, а также открывается новое рабочее окно интегрированного HDL-редактора управляющей оболочки средств проектирования Xilinx ISE Design Suite, в котором отображается содержание сформированного отчета. В открывшейся встроенной панели приведена интерактивная структура отчета о выполнении и результатах рассматриваемой фазы (MAP) этапа реализации (Implementation) аппаратной части проектируемой микропроцессорной системы в кристалле расширяемой вычислительной платформы, вид которой представлен на рис. 70. Для визуализации требуемого раздела отчета в видимой части рабочего окна встроенного HDL-редактора достаточно расположить курсор во встроенной панели Map Report на строке с названием этого раздела и щелкнуть левой кнопкой мыши.

Открытие отчета о результатах отображения логического описания аппаратной части проектируемой системы на физические ресурсы кристалла

Рис. 70. Открытие отчета о результатах отображения логического описания аппаратной части проектируемой системы на физические ресурсы кристалла

В состав генерируемого отчета входят два раздела, содержащих общие сведения о ходе и результатах выполнения процедуры отображения логического описания аппаратной части проектируемой встраиваемой системы на физические ресурсы программируемой логики применяемого кристалла, и тринадцать секций, включающих детализированную информацию. В первом разделе с заголовком Design Information сосредоточены данные об исходных параметрах проекта аппаратной части разрабатываемой микропроцессорной системы и процесса отображения ее логического описания на физические ресурсы программируемой логики кристалла семейства Zynq‑7000 AP SoC:

Release 14.7 Map P.20131013 (nt64)
Xilinx Mapping Report File for Design ‘PS_ARM_top’
------------------
Design Information
------------------
Command Line : map -intstyle ise -p xc7z020-clg484-1 -w -logic_opt off -ol
high -t 1 -xt 0 -register_duplication off -r 4 -mt off -ir off -pr off -lc off
-power off -o PS_ARM_top_map.ncd PS_ARM_top.ngd PS_ARM_top.pcf
Target Device : xc7z020
Target Package : clg484
Target Speed : -1
Mapper Version : zynq -- $Revision: 1.55 $
Mapped Date : Mon Jun 30 18:47:33 2014

Во второй части, озаглавленной Design Summary, представлена итоговая информация о результатах процесса отображения логического описания проекта САПР Xilinx ISE Design Suite на физические ресурсы кристалла расширяемой вычислительной платформы и статистика используемых ресурсов программируемой логики для реализации аппаратной части разрабатываемой микропроцессорной системы. В начале этого раздела приведены сведения о количестве ошибок и предупреждений, обнаруженных при выполнении рассматриваемой фазы процесса реализации. Далее отображается информация об объеме ресурсов программируемой логики каждого типа, задействованных в составе конфигурируемой аппаратной части разрабатываемой встраиваемой системы. Эта информация представлена как в абсолютном виде, так и в процентном отношении к суммарному объему ресурсов применяемого кристалла. Завершают данный раздел отчета сведения о количестве используемой оперативной памяти и времени выполнения процесса отображения логического описания проекта на физические ресурсы кристалла расширяемой вычислительной платформы:

Design Summary
--------------
Number of errors: 0
Number of warnings: 0
Slice Logic Utilization:
    Number of Slice Registers: 138 out of 106,400 1%
        Number used as Flip Flops: 138
        Number used as Latches: 0
        Number used as Latch-thrus: 0
        Number used as AND/OR logics: 0
    Number of Slice LUTs: 197 out of 53,200 1%
        Number used as logic: 189 out of 53,200 1%
           Number using O6 output only: 166
           Number using O5 output only: 0
           Number using O5 and O6: 23
           Number used as ROM: 0
        Number used as Memory: 8 out of 17,400 1%
           Number used as Dual Port RAM: 0
           Number used as Single Port RAM: 0
           Number used as Shift Register: 8
               Number using O6 output only: 8
               Number using O5 output only: 0
               Number using O5 and O6: 0
        Number used exclusively as route-thrus: 0
--
Slice Logic Distribution:
    Number of occupied Slices: 83 out of 13,300 1%
    Number of LUT Flip Flop pairs used: 221
        Number with an unused Flip Flop: 89 out of 221 40%
        Number with an unused LUT: 24 out of 221 10%
        Number of fully used LUT-FF pairs: 108 out of 221 48%
        Number of unique control sets: 14
        Number of slice register sites lost
           to control set restrictions: 46 out of 106,400 1%
--
    A LUT Flip Flop pair for this architecture represents one LUT paired
    with one Flip Flop within a slice. A control set is a unique combination
    of clock, reset, set, and enable signals for a registered element.
    The Slice Logic Distribution report is not meaningful if the design
    is over-mapped for a non-slice resource or if Placement fails.
    OVERMAPPING of BRAM resources should be ignored if the design

    is over-mapped for a non-BRAM resource or if placement fails.
--
IO Utilization:
    Number of bonded IOBs: 8 out of 200 4%
        Number of LOCed IOBs: 8 out of 8 100%
    Number of bonded IOPAD: 130 out of 130 100%
--
Specific Feature Utilization:
    Number of RAMB36E1/FIFO36E1s: 0 out of 140 0%
    Number of RAMB18E1/FIFO18E1s: 0 out of 280 0%
    Number of BUFG/BUFGCTRLs: 1 out of 32 3%
        Number used as BUFGs: 1
        Number used as BUFGCTRLs: 0
    Number of IDELAYE2/IDELAYE2_FINEDELAYs: 0 out of 200 0%
    Number of ILOGICE2/ILOGICE3/ISERDESE2s: 0 out of 200 0%
    Number of ODELAYE2/ODELAYE2_FINEDELAYs: 0
    Number of OLOGICE2/OLOGICE3/OSERDESE2s: 0 out of 200 0%
    Number of PHASER_IN/PHASER_IN_PHYs: 0 out of 16 0%
    Number of PHASER_OUT/PHASER_OUT_PHYs: 0 out of 16 0%
    Number of BSCANs: 0 out of 4 0%
    Number of BUFHCEs: 0 out of 72 0%
    Number of BUFRs: 0 out of 16 0%
    Number of CAPTUREs: 0 out of 1 0%
    Number of DNA_PORTs: 0 out of 1 0%
    Number of DSP48E1s: 0 out of 220 0%
    Number of EFUSE_USRs: 0 out of 1 0%
    Number of FRAME_ECCs: 0 out of 1 0%
    Number of ICAPs: 0 out of 2 0%
    Number of IDELAYCTRLs: 0 out of 4 0%
    Number of IN_FIFOs: 0 out of 16 0%
    Number of MMCME2_ADVs: 0 out of 4 0%
    Number of OUT_FIFOs: 0 out of 16 0%
    Number of PHASER_REFs: 0 out of 4 0%
    Number of PHY_CONTROLs: 0 out of 4 0%
    Number of PLLE2_ADVs: 0 out of 4 0%
    Number of PS7s: 1 out of 1 100%
    Number of STARTUPs: 0 out of 1 0%
    Number of XADCs: 0 out of 1 0%
--
Average Fanout of Non-Clock Nets: 2.20
--
Peak Memory Usage: 850 MB
Total REAL time to MAP completion: 24 secs
Total CPU time to MAP completion: 22 secs

Далее приведено оглавление секций, содержащих детализированную информацию о ходе выполнения и результатах процесса отображения логического описания аппаратной части проектируемой микропроцессорной системы на физические ресурсы используемого кристалла. В секциях с заголовками Errors и Warnings представлены списки обнаруженных ошибок и предупреждений соответственно. В разрабатываемом проекте простейшей системы сбора и обработки данных при выполнении рассматриваемой фазы процесса реализации ошибки и предупреждения отсутствуют, поэтому указанные разделы включают только соответствующие заголовки:

Table of Contents
-----------------
Section 1 - Errors
Section 2 - Warnings
Section 3 - Informational
Section 4 - Removed Logic Summary
Section 5 - Removed Logic
Section 6 - IOB Properties
Section 7 - RPMs
Section 8 - Guide Report
Section 9 - Area Group and Partition Summary
Section 10 - Timing Report
Section 11 - Configuration String Information
Section 12 - Control Set Information
Section 13 - Utilization by Hierarchy
--
Section 1 - Errors
------------------
--
Section 2 - Warnings
--------------------

Раздел отчета с заголовком Informational содержит сообщения, информирующие о возможных несоответствиях в логическом описании аппаратной части проектируемой микропроцессорной системы, обнаруженных в процессе его отображения на физические ресурсы программируемой логики используемого кристалла, а также об установленных значениях отдельных параметров инициализации:

Section 3 - Informational
-------------------------
INFO:LIT:243 - Logical network N138 has no load.
INFO:LIT:395 - The above info message is repeated 1421 more times for the
    following (max. 5 shown):
    N139,
    N140,
    N141,
    N142,
    N143
    To see the details of these info messages, please use the -detail switch.
INFO:LIT:244 - All of the single ended outputs in this design are using slew
    rate limited output drivers. The delay on speed critical single ended outputs
    can be dramatically reduced by designating them as fast outputs.
INFO:Pack:1716 - Initializing temperature to 85.000 Celsius. (default - Range:
    0.000 to 85.000 Celsius)
INFO:Pack:1720 - Initializing voltage to 0.950 Volts. (default - Range: 0.950 to
    1.050 Volts)
INFO:Timing:3386 - Intersecting Constraints found and resolved. For more information, see the TSI report. Please consult the Xilinx
    Command Line Tools User Guide for information on generating a TSI report.
INFO:Map:215 - The Interim Design Summary has been generated in the MAP Report
    (.mrp).
INFO:Pack:1650 - Map created a placed design.

Секция Removed Logic Summary содержит общую информацию о количестве элементов проекта аппаратной части разрабатываемой встраиваемой системы, которые были удалены в процессе оптимизации ее логического описания:

Section 4 - Removed Logic Summary
---------------------------------
  169 block(s) removed
    32 block(s) optimized away
1453 signal(s) removed

Более подробные сведения об элементах, исключенных в процессе выполняемой оптимизации проекта, представлены в секции Removed Logic. В начале этой секции приведена информация, разъясняющая причины удаления отдельных элементов, представленных в списке соединений аппаратной части проектируемой микропроцессорной системы. В частности, в процессе оптимизации проекта, осуществляемой в ходе отображения логического описания аппаратной части разрабатываемой встраиваемой системы на физические ресурсы используемого кристалла, исключаются внутренние неподключенные цепи, в которых отсутствует источник сигнала или нагрузка, и связанные с ними логические элементы:

Section 5 - Removed Logic
-------------------------
The trimmed logic report below shows the logic removed from your design due to sourceless or loadless signals,
and VCC or ground connections. If the removal of a signal or symbol results in the subsequent removal
of an additional signal or symbol, the message explaining that second removal will be indented.
This indentation will be repeated as a chain of related logic is removed.
--
To quickly locate the original cause for the removal of a chain of logic, look above the place where that logic
is listed in the trimming report, then locate the lines that are least indented (begin at the leftmost edge).

Затем перечисляются неподключенные цепи и блоки, которые были удалены из-за отсутствия источника сигнала. Если эти элементы предполагается использовать при последующей доработке проекта, то следует установить индикатор состояния параметра Trim Unconnected Signals в положение «выключено», после чего повторно выполнить рассматриваемую фазу процесса реализации:

The signal “PS_ARM_i/axi_interconnect_1_S_WID<11>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_WID<10>” is sourceless and has been removed.
…
The signal “PS_ARM_i/axi_interconnect_1_S_WID<1>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_WID<0>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_ARBURST<1>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_
sasd_0/gen_crossbar.addr_arbiter_inst/Mmux_s_amesg581” (ROM) removed.

    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/s_amesg<61>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i_61” (FF) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i<61>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_ARBURST<0>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/Mmux_s_amesg571” (ROM) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/s_amesg<60>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i_60” (FF) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i<60>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_ARLOCK<1>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_ARLOCK<0>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/Mmux_s_amesg511” (ROM) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/s_amesg<55>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i_55” (FF) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i<55>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_AWBURST<1>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_AWBURST<0>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_AWLOCK<1>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_AWLOCK<0>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_ARPROT<2>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/Mmux_s_amesg551” (ROM) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/s_amesg<59>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i_59” (FF) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_
sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i<59>” is sourceless and has been removed.
The signal “PS_ARM_i/axi_interconnect_1_S_ARPROT<1>” is sourceless and has been removed.
    Sourceless block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/Mmux_s_amesg541” (ROM) removed.
    The signal
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/s_amesg<58>” is sourceless and has been removed.

Далее приводится информация о неиспользуемых блоках, входящих в состав аппаратной части проектируемой микропроцессорной системы:

Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/mi_converter_bank/gen_conv_slot[0].clock_conv_inst/interconnect_aresetn_resync_0” (FF) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/mi_converter_bank/gen_conv_slot[0].clock_conv_inst/m_async_conv_reset” (FF) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/mi_converter_bank/gen_conv_slot[0].clock_conv_inst/s_async_conv_reset” (FF) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/mi_protocol_conv_bank/gen_protocol_slot[0].gen_prot_conv.conv_inst/gen_axilite.gen_axilite_conv.axilite_conv_inst/S_AXI_ARREADY1” (ROM) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/mi_protocol_conv_bank/gen_protocol_slot[0].gen_prot_conv.conv_inst/gen_axilite.gen_axilite_conv.axilite_conv_inst/S_AXI_AWREADY1” (ROM) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/mi_protocol_conv_bank/gen_protocol_slot[0].gen_prot_conv.conv_inst/gen_axilite.gen_axilite_conv.axilite_conv_inst/_n0121_inv_SW0” (ROM) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/si_converter_bank/gen_conv_slot[0].clock_conv_inst/m_async_conv_reset” (FF) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/si_converter_bank/gen_conv_slot[0].clock_conv_inst/s_async_conv_reset” (FF) removed.
Unused block
“PS_ARM_i/axi_interconnect_1/axi_interconnect_1/si_converter_bank/gen_conv_slot[0].clock_conv_inst/s_axi_reset_out_n_i” (FF) removed.

Заключительная часть секции Removed Logic предоставляет подробные сведения об оптимизированных блоках, используемых в составе аппаратной части разрабатываемой встраиваемой системы:

Optimized Block(s):
TYPE BLOCK
GND PS_ARM_i/XST_GND
GND PS_ARM_i/axi_gpio_0/XST_GND
VCC PS_ARM_i/axi_gpio_0/XST_VCC
GND PS_ARM_i/axi_interconnect_1/XST_GND
VCC PS_ARM_i/axi_interconnect_1/XST_VCC
LUT4
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/Mmux_s_amesg501
    optimized to 0
FDE
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.addr_arbiter_inst/m_amesg_i_54
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<11>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<12>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<13>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<14>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<15>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<16>1
   
optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<17>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<18>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<19>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<20>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<21>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<22>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<23>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<24>1
    optimized to 0
LUT2
PS_ARM_i/axi_interconnect_1/axi_interconnect_1/crossbar_samd/gen_sasd.crossbar_sasd_0/gen_crossbar.mi_rmesg_mux_inst/O<25>1
    optimized to 0
GND PS_ARM_i/processing_system7_0/XST_GND
To enable printing of redundant blocks removed and signals merged, set the detailed map report option and rerun map.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *