Проектирование встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq 7000 AP SoC в САПР Xilinx ISE Design Suite. Часть 10

Все статиь цикла

Подготовка исходных данных для анализа энергопотребления процессорного блока PS кристалла расширяемой вычислительной платформы

В отличие от автоматического определения параметров энергопотребления логических ресурсов кристалла расширяемой вычислительной платформы, задействованных в составе аппаратной части разрабатываемой встраиваемой системы, для оценки потребляемой мощности процессорного блока PS средствами XPower Analyzer необходимо предварительно вручную указать информацию о его конфигурации. Поэтому в отчетах об энергопотреблении проектируемой системы, рассмотренных в предыдущих разделах, отображаются нулевые значения расходуемой мощности процессорного блока используемого кристалла. Для подготовки сведений о конфигурации процессорного блока PS в составе разрабатываемой встраиваемой системы надо воспользоваться свободно распространяемыми средствами предварительной оценки потребляемой мощности Xilinx Power Estimator. Указанные средства выполнены в виде макроса, предназначенного для программы управления электронными таблицами Microsoft Excel, которая входит в состав пакета Microsoft Office корпорации Microsoft Corporation. Поэтому перед запуском Xilinx Power Estimator убедитесь в наличии программы Microsoft Excel и в случае необходимости установите ее на компьютер. Следует учитывать, что для оценки параметров энергопотребления кристаллов семейства Zynq‑7000 AP SoC понадобится версия Microsoft Excel 2007 или Microsoft Excel 2010.

Для загрузки средств Xilinx Power Estimator нужно открыть веб-страницу фирмы Xilinx, вид которой демонстрирует рис. 112.

Рис. 112. Вид веб-страницы, предоставляющей доступ к средствам Xilinx Power Estimator

Здесь необходимо воспользоваться гипер-ссылкой Download Xilinx Power Estimator и перейти к веб-странице загрузки средств предварительной оценки потребляемой мощности (рис. 113).

Рис. 113. Вид веб-страницы загрузки средств Xilinx Power Estimator

Представленная веб-страница содержит таблицу, в которой перечислены все версии средств Xilinx Power Estimator, поддерживающие различные семейства ПЛИС и программируемых систем на кристалле фирмы Xilinx. Для оценки параметров энергопотребления кристаллов расширяемых процессорных платформ семейства Zynq‑7000 AP SoC предназначена версия 2014.4. Процесс ее загрузки запускается с помощью гиперссылки Download, представленной в строке таблицы 7Series and Zynq‑7000. Загрузка средств оценки потребляемой мощности начинается с вывода текста лицензионного соглашения, изображенного на рис. 114.

Рис. 114. Отображение текста лицензионного соглашения для средств Xilinx Power Estimator

Для того чтобы продолжить загрузку, следует принять условия предлагаемого соглашения, расположив курсор на строке I agree, находящейся под текстом, и щелкнув левой кнопкой мыши. Затем на экране появится стандартная диалоговая панель, позволяющая открыть или сохранить на диске загружаемый файл средств Xilinx Power Estimator. При открытии данного файла на экран автоматически выводится окно программы Microsoft Excel, в котором в интерактивной форме представлена информация средств предварительной оценки потребляемой мощности. Первоначально в этом окне отображается вкладка Summary, показанная на рис. 115.

Рис. 115. Вид вкладки Summary окна средств Xilinx Power Estimator

В первую очередь на вкладке необходимо в таблице с заголовком Device отметить основные параметры кристалла расширяемой процессорной платформы, выбранного для реализации разрабатываемой встраиваемой системы. В ячейках таблицы надо поочередно указать семейство (Family), к которому относится используемый кристалл, его тип (Device), вариант корпусного исполнения (Package), класс быстродействия (Speed Grade), температурный диапазон эксплуатации (Temp Grade) и вариант технологического процесса изготовления (Process), определяющий уровень потребляемой мощности (типовой или максимальный), а также версию модели энергопотребления (Characterization). Для этого следует активизировать ячейку таблицы, содержащую значение соответствующего параметра кристалла, расположив в ней курсор и щелкнув левой кнопкой мыши. Справа от активизированной ячейки появляется кнопка управления выпадающим списком допустимых значений определяемого параметра (рис. 115). После нажатия кнопки в открывшемся списке нужно выбрать требуемый вариант значения для каждого из перечисленных параметров.

Затем в таблице с заголовком Environment целесообразно установить значения параметров окружающей среды, которые понадобятся при оценке характеристик энергопотребления процессорного блока проектируемой встраиваемой системы. В этой таблице указывают значения температуры транзисторов кристалла (Junction Temp), температуры окружающей среды (Ambient Temp), эффективного теплового сопротивления кристалл — окружающая среда (Effective ΘJA), скорости воздушного потока (Airflow) и тип радиатора (Heat Sink), применяемого для охлаждения кристалла, а также вариант габаритных размеров (Board Selection), количество слоев (Board Layers) и температуру (Board Temperature) печатной платы, на которой установлен кристалл.

Далее необходимо открыть вкладку PS окна средств Xilinx Power Estimator и задать параметры конфигурации процессорного блока кристалла расширяемой вычислительной платформы в составе разрабатываемой встраиваемой системы. Прежде всего, на этой вкладке в таблице Processor (рис. 116) следует определить основные параметры функционирования процессорных ядер в составе аппаратной части проектируемой системы. Здесь нужно указать количество задействованных процессорных ядер (A9 Cores), значение частоты сигнала синхронизации, используемого для их тактирования (Clock (MHz)), и показатель их загрузки в процентном отношении (Load).

После этого рекомендуется определить значения основных параметров конфигурации используемого интерфейса памяти процессорного блока, которые сосредоточены в таблице Memory Interface (рис. 116). В соответствующих ячейках указывают тип применяемого интерфейса памяти (Memory Type), разрядность данных (Data Width), значение частоты тактового сигнала (Clock (MHz)), относительную интенсивность операций чтения и записи данных (Read Rate и Write Rate соответственно).

Рис. 116. Определение параметров конфигурации процессорных ядер и интерфейса памяти

Затем требуется установить значения основных параметров конфигурации периферийных интерфейсов процессорного блока, которые задействованы в составе аппаратной части разрабатываемой встраиваемой системы. Эти параметры представлены в таблице I/O Interfaces, показанной на рис. 117. Для каждого типа применяемого периферийного интерфейса следует указать соответствующий сигнальный стандарт (I/O Standard), количество задействованных контроллеров (Number of Interfaces), используемый банк ввода/вывода (I/O Bank), значение частоты сигнала синхронизации (Clock (MHz)) и относительный показатель использования (Usage Rate).

Рис. 117. Определение параметров конфигурации используемых периферийных интерфейсов процессорного блока и интерфейсов AXI

Завершает последовательность определения параметров конфигурации процессорного блока ввод информации об интерфейсах AXI, предусмотренных в составе аппаратной части проектируемой встраиваемой системы, и режимах их функционирования. Эти сведения приводятся в таблице AXI Interfaces (рис. 117), где нужно указать варианты применяемых интерфейсов AXI (PS-PL Interfaces), их разрядность (Width), значение частоты тактового сигнала (Clock (MHz)) и относительную интенсивность их использования (Usage Rate).

После ввода всех перечисленных параметров конфигурации процессорного блока PS кристалла расширяемой вычислительной платформы в составе разрабатываемой встраиваемой системы необходимо сформировать файл установочных параметров для средств анализа потребляемой мощности XPower Analyzer. Воспользуемся кнопкой Export File, расположенной в верхней части вкладки Summary окна средств Xilinx Power Estimator (рис. 115). При нажатии кнопки на экране появляется диалоговая панель с заголовком Export as XPE Exchange, Power Report or XPA Settings (рис. 118).

Рис. 118. Вид диалоговой панели Export as XPE Exchange, Power Report or XPA Settings

В открывшейся диалоговой панели рекомендуется в первую очередь указать место расположения создаваемого файла на диске, используя поле выбора, которое находится в верхней части этой панели. Сгенерированный файл целесообразно записать в рабочий каталог проекта, созданного в САПР Xilinx ISE Design Suite. Далее в поле редактирования параметра File Name определим с помощью клавиатуры идентификатор формируемого файла. Затем в поле выбора значения параметра Save as type укажем тип генерируемого файла. Для этого в выпадающем списке возможных значений данного параметра следует выбрать вариант XPA Settings (*.xpa). Запуск процесса формирования требуемого файла выполняется нажатием клавиши Save, которая находится в нижней части диалоговой панели Export as XPE Exchange, Power Report or XPA Settings (рис. 118). После успешного завершения записи файла установочных параметров для средств XPower Analyzer можно перейти непосредственно к анализу параметров энергопотребления процессорного блока разрабатываемой встраиваемой системы.

Анализ параметров энергопотребления процессорного блока PS разрабатываемой встраиваемой системы с помощью средств XPower Analyzer

Для вычисления параметров энергопотребления процессорного блока PS проектируемой встраиваемой системы следует активизировать средства анализа потребляемой мощности XPower Analyzer в интерактивном режиме тем же способом, что был рассмотрен в предыдущей части статьи. После этого в появившемся окне средств XPower Analyzer необходимо осуществить последовательность действий для открытия нового анализируемого проекта, которая наглядно показана на рис. 119.

Вначале нужно выполнить команду File главного меню основного окна средств XPower Analyzer, затем в открывшемся всплывающем меню выбрать строку Open Design. Для открытия анализируемого проекта можно также воспользоваться кнопкой быстрого
доступа , расположенной на оперативной панели управления основного окна средств XPower Analyzer. После выполнения указанной команды или нажатия кнопки на экран выводится диалоговая панель с заголовком Open Design (рис. 119), в ней необходимо представить информацию обо всех файлах, которые должны использоваться в процессе вычисления характеристик энергопотребления аппаратной части разрабатываемой микропроцессорной системы.

Рис. 119. Открытие нового анализируемого проекта в среде XPower Analyzer

В качестве имени основного исходного файла анализируемого проекта нужно в поле редактирования Design file указать идентификатор файла, совпадающий с названием модуля верхнего уровня иерархии проекта, с расширением NCD, содержащий полный путь доступа к нему и сгенерированный в процессе размещения и трассировки аппаратной части разрабатываемой системы в кристалле. Идентификатор можно ввести с помощью клавиатуры после активизации поля редактирования Design file. Для поиска требуемого файла целесообразно воспользоваться стандартной панелью открытия файла, которая отображается на экране после нажатия кнопки с пиктограммой в виде многоточия («…»), расположенной справа от указанного поля (рис. 119).

Затем в поле редактирования Settings file аналогичным образом следует указать полный идентификатор файла установочных параметров, сформированный средствами предварительной оценки потребляемой мощности Xilinx Power Estimator. При необходимости в диалоговой панели Open Design рекомендуется представить информацию о файле физических ограничений Physical Constraints File (PCF), используя для этого поле редактирования Physical Constraints file. В том случае если выполнялось моделирование аппаратной части разрабатываемой системы, целесообразно указать также идентификатор файла результатов моделирования в формате VCD (Value Change Dump) или SAIF (Switching Activity Interchange Format) в поле редактирования Simulation Activity file.

После указания идентификаторов всех перечисленных исходных файлов анализируемого проекта нажмите клавишу ОК, расположенную в нижней части диалоговой панели Open Design. Если индикатор состояния параметра Automatically run analysis upon opening design установлен в состояние «включено», автоматически запускается процесс вычисления потребляемой мощности всех модулей аппаратной части проектируемой встраиваемой системы, в том числе процессорный блок PS.

Для отображения характеристик энергопотребления процессорного блока PS кристалла расширяемой вычислительной платформы, реализующего функции аппаратной части разрабатываемой системы, нужно во встроенной панели навигации Report Navigator основного окна средств XPower Analyzer развернуть подраздел By Resource Type раздела Details, затем в указанном подразделе поместить курсор на строке PS7s и щелкнуть левой кнопкой мыши. В результате основное окно средств анализа характеристик энергопотребления приобретает вид, изображенный на рис. 120.

Рис. 120. Отображение параметров энергопотребления процессорного блока PS кристалла расширяемой вычислительной платформы

В рабочей области основного окна средств XPower Analyzer на вкладке Table View воспроизводятся три таблицы, содержащие информацию о потребляемой мощности процессорного блока. В таблице Processor представлены значения основных параметров энергопотребления процессорных ядер, задействованных в составе аппаратной части проектируемой системы. Таблица Memory Interface предоставляет сведения о характеристиках энергопотребления используемых интерфейсов памяти. В таблице Source приводятся значения мощности, потребляемой от каждого источника питания процессорного блока PS кристалла расширяемой вычислительной платформы.

После изучения характеристик энергопотребления следует перейти к заключительному этапу проектирования аппаратной части разрабатываемой встраиваемой системы — созданию конфигурационной последовательности.

Создание конфигурационной последовательности для аппаратной части проектируемой микропроцессорной системы, реализуемой на базе программируемой логики кристалла семейства Zynq‑7000 AP SoC

Процесс создания конфигурационной последовательности для аппаратной части разрабатываемой встраиваемой системы, реализуемой на базе ресурсов программируемой логики PL кристалла расширяемой процессорной платформы, выполняется в автоматическом режиме. Все необходимые директивы конфигурирования и последующей активизации логических ресурсов кристалла семейства Zynq‑7000 AP SoC задаются с помощью параметров рассматриваемого процесса перед его выполнением. Вызов диалоговой панели, используемой для установки соответствующих опций, осуществляется одним из привычных способов. Во встроенной панели процессов Processes управляющей оболочки «Навигатора проекта» (Project Navigator) щелчком левой кнопки мыши выделите строку Generate Programming File (рис. 121), затем нажмите кнопку , расположенную на оперативной панели управления, или воспользуйтесь командой Properties контекстно-зависимого всплывающего меню, которое выводится при щелчке правой кнопки мыши.

Рис. 121. Установка параметров для процесса генерации файла конфигурационной последовательности

Диалоговая панель параметров процесса генерации файла конфигурационной последовательности содержит пять страниц: General Options, Configuration Options, Startup Options, Readback Options, Encryption options. На каждой из них представлена соответствующая группа (категория) параметров, скомпонованных в форме таблицы, чья структура была подробно рассмотрена при изучении предыдущих этапов проектирования аппаратной части разрабатываемой встраиваемой системы. Чтобы открыть требуемую страницу, следует воспользоваться интерактивным списком Category, который отображается в левой части этой диалоговой панели.

Основные параметры управления процессом генерации конфигурационной последовательности аппаратной части проектируемой микропроцессорной системы

Основные параметры процесса генерации файла конфигурационной последовательности для аппаратной части проектируемой микропроцессорной системы, реализуемой на базе программируемой логики PL кристалла семейства Zynq‑7000 AP SoC, представлены на странице General Options. Ее вид показан на рис. 122.

Рис. 122. Вид страницы General Options диалоговой панели параметров процесса генерации конфигурационной последовательности

Значение параметра Run Design Rules Checker (DRC) разрешает или запрещает запуск средств контроля базы данных проекта Design Rules Checker перед формированием файла конфигурационной последовательности. По умолчанию индикатор состояния этого параметра установлен в положение «включено», разрешающее выполнение проверки результирующего файла NCD, созданного на этапе реализации. Дополнительный контроль, осуществляемый средствами Design Rules Checker перед генерацией файла конфигурации, позволяет избежать возможных проблем в процессе функционирования аппаратной части разрабатываемой встраиваемой системы. Информация о результатах проверки помещается в общий отчет о выполнении этапа (файл с расширением .bgn) и отдельный отчет, формируемый средствами контроля (файл с расширением .drc).

Параметр Create Bit File предназначен для управления процессом создания двоичного файла конфигурационной последовательности (bitstream). Этот файл, имеющий расширение .bit, далее может использоваться непосредственно для загрузки в кристалл расширяемой процессорной платформы. По умолчанию индикатор состояния данного параметра находится в положении «включено», разрешающее создание двоичного файла конфигурационной последовательности.

Значение параметра Create Binary Configuration File разрешает или запрещает формирование двоичного файла, содержащего конфигурационные данные. Этот файл, имеющий расширение .bin, отличается от файла конфигурационной последовательности (.bit) отсутствием заголовка. По умолчанию индикатор состояния параметра Create Binary Configuration File зафиксирован в положении «выключено», запрещающем создание двоичного файла конфигурационных данных (.bin).

С помощью параметра Create ASCII Configuration File можно создать файл конфигурации для аппаратной части проектируемой микропроцессорной системы в формате RBT (rawbit). Этот файл имеет текстовый формат (ASCII), в котором конфигурационная последовательность представлена с помощью символов «0» и «1». По умолчанию индикатор состояния данного параметра находится в положении «выключено», при котором файл RBT не создается.

Параметр Create IEEE 1532 Configuration File предназначен для управления процессом генерации файла (.isc), содержащего конфигурационные данные в формате, предусмотренном стандартом IEEE Standard 1532. По умолчанию индикатор состояния этого параметра установлен в положение «выключено», запрещающее создание файла конфигурационных данных в формате IEEE Standard 1532.

Параметр Enable BitStream Compression позволяет включить режим сжатия в процессе генерации конфигурационного битового потока. Следует обратить внимание на то, что активизация указанного режима не гарантирует сокращения размера конфигурационной последовательности. По умолчанию индикатор состояния параметра Enable BitStream Compression находится в положении «выключено», запрещающем компрессию конфигурационных данных.

Параметр Enable Cyclic Redundancy Checking (CRC) позволяет реализовать контроль конфигурационного битового потока при помощи циклического избыточного кода, выполняемый в процессе конфигурирования программируемой логики кристалла расширяемой процессорной платформы. По умолчанию индикатор состояния этого параметра установлен в положение «включено», разрешающее циклический контроль в процессе загрузки конфигурационных данных. При этом для каждого фрейма конфигурационной последовательности вычисляется и помещается в конце четырехбитовое уникальное значение.

С помощью параметра Other Bitgen Command Line Options разработчик может задать дополнительные опции командной строки для средств генерации файла конфигурационной последовательности аппаратной части разрабатываемой встраиваемой системы. Все необходимые опции командной строки указываются с помощью клавиатуры после активизации поля редактирования значения данного параметра.

Параметры, используемые в процессе конфигурирования программируемой логики PL кристаллов семейства Zynq‑7000 AP SoC

Параметры, используемые в процессе конфигурирования программируемой логики PL кристаллов расширяемых процессорных платформ, сосредоточены на странице Configuration Options, вид которой представлен на рис. 123.

Рис. 123. Вид страницы Configuration Options диалоговой панели параметров процесса генерации конфигурационной последовательности

Параметр Configuration Pin Program управляет подключением внутреннего подтягивающего резистора к выводу Program. Выпадающий список возможных значений этого параметра содержит два варианта: Pull Up и Float. Значение Pull Up предписывает подключение внутреннего подтягивающего высокоомного резистора к выводу Program. При выборе варианта Float внутренний резистор, сопряженный с указанным выводом, не активизируется. По умолчанию для параметра Configuration Pin Program предлагается значение Pull Up, соответствующее подключению к выводу Program внутреннего резистора Pull Up, соединенного с шиной питания.

Значение параметра Configuration Pin Done определяет вид резистора, соединенного с шиной питания, который необходим на выходе Done, формирующем сигнал завершения фазы конфигурирования программируемой логики PL кристалла расширяемой процессорной платформы. В выпадающем списке представлены два возможных значения этого параметра: Pull Up и Float. Значение Pull Up, установленное по умолчанию, следует использовать, если не планируется подключение внешнего резистора к выводу Done. При этом аналогичную функцию выполняет соответствующий внутренний резистор, соединенный с шиной питания. При выборе значения Float, запрещающего подключение внутреннего резистора, соединенного с шиной питания, необходимо предусмотреть установку аналогичного внешнего резистора, присоединяемого к выводу Done.

С помощью параметра Configuration Pin Init осуществляется управление подключением внутреннего резистора к выводу Init. Выпадающий список возможных значений данного параметра содержит те же варианты, что и для параметра Configuration Pin Program. По умолчанию для Configuration Pin Init установлено значение Pull Up, при котором к соответствующему выводу кристалла подключается внутренний резистор, соединенный с шиной питания.

Значения параметров JTAG Pin TCK, JTAG Pin TDI, JTAG Pin TDO, JTAG Pin TMS позволяют указать тип внутреннего резистора, подключаемого к соответствующим выводам порта JTAG-интерфейса программируемой логики PL кристалла расширяемой процессорной платформы. Выпадающий список возможных значений этого параметра содержит три варианта: Pull Up, Pull Down и Float. По умолчанию для всех перечисленных параметров установлено значение Pull Up, при котором к соответствующему выводу кристалла подключается внутренний резистор, соединенный с шиной питания. При выборе значения Pull Down производится подключение внутреннего резистора, соединенного с общей шиной. Значение Float запрещает подключение внутренних резисторов к соответствующему контакту порта JTAG-интерфейса программируемой логики кристалла семейства Zynq‑7000 AP SoC.

Параметр Disable JTAG Connection предоставляет возможность запрета сопряжения блока периферийного сканирования Boundary Scan (BSCAN) с портом JTAG-интерфейса после завершения конфигурирования программируемой логики PL кристалла расширяемой процессорной платформы. По умолчанию индикатор состояния этого параметра находится в выключенном положении, разрешающем подключение блока периферийного сканирования к порту JTAG-интерфейса.

Значение параметра Unused IOB Pins определяет тип внутреннего резистора, подключаемого к пользовательским выводам кристалла расширяемой процессорной платформы, которые не задействованы в аппаратной части проектируемой микропроцессорной системы. В выпадающем списке возможных значений представлены те же варианты, что и для параметров JTAG Pin TCK, JTAG Pin TDI, JTAG Pin TDO, JTAG Pin TMS. При использовании значения Pull Down, принятого по умолчанию, выполняется подключение внутреннего резистора, соединенного с общей шиной, ко всем не задействованным в разрабатываемой встраиваемой системе пользовательским выводам кристалла.

Параметр UserID Code (8 Digit Hexadecimal) предназначен для ввода пользовательского идентификационного кода USERCODE, который заносится в регистр User Identification Register кристалла расширяемой процессорной платформы и в дальнейшем может быть считан по окончании процесса его конфигурирования. С помощью пользовательского идентификационного кода разработчик определяет, какой проект (или версия проекта) загружен в каждый кристалл. Этот код задается в виде последовательности из восьми шестнадцатеричных символов. По умолчанию в качестве пользовательского идентификационного кода предусмотрено значение 0xFFFFFFFF.

Параметр DCI Update Mode позволяет выбрать режим функционирования схемы цифрового управления импедансом DCI (Digitally Controlled Impedance) в используемом кристалле семейства Zynq‑7000 AP SoC. Выпадающий список возможных значений этого параметра содержит три варианта: Continuous, As Required и Quiet (Off). Значение Continuous соответствует режиму непрерывной подстройки импеданса. При выборе варианта As Required коррекция импеданса выполняется только в тех случаях, когда это необходимо. Если для параметра DCI Update Mode указано значение Quiet (Off), то после начальной подстройки импеданса, соответствующего выбранному стандарту ввода/вывода, последующая корректировка не производится. По умолчанию для рассматриваемого параметра предлагается вариант As Required.

Параметр Power Down Device if Over Safe Temperature используется для управления отключением питания кристалла расширяемой процессорной платформы при выходе значения температуры за пределы допустимого диапазона. По умолчанию индикатор состояния данного параметра установлен в положение «выключено», блокирующее отключение питания в случае превышения допустимого значения температуры кристалла.

С помощью параметра User Access Register Value предоставляется возможность записи восьмизначного шестнадцатеричного кода или даты и времени создания файла в конфигурационный регистр AXSS. Доступ к содержимому этого регистра в аппаратной части разрабатываемой встраиваемой системы, конфигурируемой на базе ресурсов программируемой логики PL, обеспечивает примитив USR_ACCESS. Значение параметра User Access Register Value указывается в виде строки, состоящей из восьми шестнадцатеричных символов, или ключевого слова TIMESTAMP, при использовании которого в регистр AXSS заносится дата и время генерации файла конфигурационной последовательности. По умолчанию для этого параметра предлагается значение None, запрещающее запись информации в конфигурационный регистр AXSS.

Параметры управления фазой активизации ресурсов программируемой логики PL после конфигурирования кристаллов расширяемых процессорных платформ

Параметры, предназначенные для управления фазой активизации ресурсов программируемой логики PL после конфигурирования кристаллов расширяемых процессорных платформ, расположены на странице Startup Options, вид которой приведен на рис. 124.

Рис. 124. Вид страницы Startup Options диалоговой панели параметров процесса генерации конфигурационной последовательности

Значение параметра FPGA Start-Up Clock определяет источник сигнала синхронизации, используемого в процессе фазы активизации ресурсов программируемой логики PL кристалла расширяемой процессорной платформы. Выпадающий список доступных значений этого параметра содержит три возможных варианта: CCLK, User Clock, JTAG Clock. Вариант CCLK, предлагаемый по умолчанию, назначает в качестве сигнала синхронизации процесса активизации ресурсов программируемой логики PL тактовый сигнал CCLK, вырабатываемый внутри кристалла. При выборе значения User Clock тактовым является сигнал синхронизации, определяемый разработчиком, который подключается к выводу CLK примитива STARTUP. Вариант JTAG Clock следует выбирать при загрузке конфигурационной последовательности в режиме периферийного сканирования через порт JTAG-интерфейса.

Параметр Enable Internal Done Pipe используется при конфигурировании кристалла в составе последовательной цепочки. При использовании значения «включено», установленного по умолчанию для данного параметра, кристалл переводится в состояние DONE после перехода сигнала на выводе CFG_DONE в состояние логической единицы с задержкой по первому фронту тактового сигнала.

С помощью параметра Done (Output Events) указывается количество тактов сигнала синхронизации в процессе активизации логических ресурсов, на которое задерживается формирование сигнала высокого логического уровня на выводе DONE. Возможные значения этого параметра представлены в виде выпадающего списка, содержащего следующие варианты: 1, 2, 3, 4, 5, 6. По умолчанию используется значение 4, то есть сигнал на выводе DONE переводится в активное состояние с задержкой, равной четырем периодам частоты синхронизации.

Значение параметра Enable Outputs (Output Events) определяет задержку формирования разрешающего значения глобального сигнала управления «третьим» состоянием. Задержка выражается в количестве тактов синхросигнала. Этот глобальный управляющий сигнал переключает выводы кристалла из высокоимпедансного («третьего») состояния в штатный режим работы. В выпадающем списке возможных значений представлены следующие варианты: 1, 2, 3, 4, 5, 6, Done, Keep. При выборе варианта Done сигнал управления состоянием выводов кристалла принимает разрешающее значение после переключения сигнала DoneIn в состояние высокого логического уровня. Вариант Keep соответствует сохранению текущего значения сигнала управления состоянием выводов кристалла. По умолчанию используется значение 5, соответствующее задержке на такт по отношению к моменту перехода сигнала Done в состояние высокого логического уровня.

Параметр Release Write Enable (Output Events) позволяет определить задержку активизации глобального сигнала разрешения записи GWE в регистры и элементы ОЗУ (распределенные и блочные) по отношению к моменту переключения сигнала Done в состояние высокого логического уровня. Выпадающий список содержит следующие возможные значения этого параметра: 1, 2, 3, 4, 5, 6, Done, Keep. При выборе значения Done сигнал разрешения записи переводится в активное состояние после того, как сигнал DoneIn переключается в состояние высокого логического уровня. Вариант Keep используется для сохранения текущего состояния сигнала GWE. Значение 6, принятое по умолчанию, соответствует задержке активизации цепей сигнала GWE на два периода тактовой частоты по отношению к моменту переключения сигнала Done в состояние высокого логического уровня.

С помощью параметра Wait for PLL Lock (Output Events) задается номер такта в процессе активизации логических ресурсов, на котором включается пауза до момента, когда осуществляется нормальный захват следящей системы фазовой автоподстройки частоты PLL. В выпадающем списке возможных значений этого параметра представлены следующие варианты: 0, 1, 2, 3, 4, 5, 6, NoWait. Численное значение указывает номер такта сигнала синхронизации, на котором включается пауза ожидания захвата PLL. По умолчанию предлагается вариант NoWait, соответствующей режиму, при котором пауза ожидания нормального захвата следящей системы PLL не используется.

Параметр Wait for DCI Match (Output Events) позволяет указать момент приостановки цикла активизации логических ресурсов до захвата схемой цифрового управления импедансом DCI (Digitally Controlled Impedance) контролируемых сигналов (цепей), указанных в файлах ограничений или модулях исходного описания проекта. Выпадающий список содержит девять возможных значений этого параметра: Auto, 0, 1, 2, 3, 4, 5, 6, NoWait. Числовое значение указывает номер такта сигнала синхронизации, на котором включается пауза ожидания захвата DCI. Вариант NoWait соответствует режиму, при котором отсутствует пауза ожидания захвата схемы цифрового управления импедансом DCI. По умолчанию для параметра Wait for DCI Match (Output Events) предлагается вариант Auto, когда сигнал на выходе Done не переключается в состояние высокого логического уровня до момента завершения первой фазы захвата DCI.

Значение параметра Drive Done Pin High определяет возможность непосредственного управления установкой сигнала Done в состояние высокого логического уровня. Данная опция представляет собой альтернативу использованию подтягивающего резистора Pull Up, установленного с помощью параметра Configuration Pin Done, представленного на странице Configuration Options. По умолчанию индикатор состояния параметра Drive Done Pin High находится в положении «выключено», блокирующем управление установкой сигнала Done в состояние высокого логического уровня.

Параметры, используемые в процессе обратного считывания конфигурационных данных из кристаллов расширяемых процессорных платформ

Параметры, используемые в процессе обратного считывания конфигурационных данных из кристаллов расширяемых процессорных платформ, представлены на странице Readback Options, вид которой показан на рис. 125.

Рис. 125. Вид страницы Readback Options диалоговой панели параметров процесса генерации конфигурационной последовательности

С помощью параметра Security осуществляется установка защиты конфигурационных данных аппаратной части разрабатываемой встраиваемой системы, загруженных в кристалл расширяемой процессорной платформы. В выпадающем списке возможных значений этого параметра представлены три варианта: Enable Readback and Reconfiguration, Disable Readback, Disable Readback and Reconfiguration. Значение Enable Readback and Reconfiguration, предлагаемое по умолчанию, разрешает обратное считывание загруженной конфигурационной последовательности и реконфигурирование программируемой логики кристалла семейства Zynq‑7000 AP SoC. Выбор варианта Disable Readback запрещает чтение конфигурационных данных из кристалла расширяемой процессорной платформы. Значение Disable Readback and Reconfiguration устанавливает защиту от считывания конфигурационной последовательности и реконфигурирования программируемой логики кристалла семейства Zynq‑7000 AP SoC.

Параметр Create Readback Data Files используется для управления созданием различных файлов данных в процессе выполнения обратного считывания конфигурационной последовательности. При разрешающем значении этого параметра создаются четыре файла. Файлы с расширениями RBA и RBB содержат команды обратного считывания конфигурационных данных из кристалла расширяемой процессорной платформы в формате ASCII и двоичном формате соответственно. В файл с расширением RBD записываются считываемые данные в формате ASCII. Файл с расширением MSD содержит информацию о маске в формате ASCII, которая используется в ходе верификации конфигурационных данных. По умолчанию индикатор состояния параметра Create Readback Data Files находится в положении «выключено», при котором файлы обратного считывания не создаются. При установке индикатора состояния в положение «включено» доступны следующие два параметра управления процессом обратного считывания.

Параметр Create Logic Allocation File управляет формированием файла размещения логики. Этот текстовый файл в формате ASCII, имеющий расширение .ll, позволяет идентифицировать в конфигурационном битовом потоке соответствующие ресурсы программируемой логики кристалла расширяемой процессорной платформы (триггеры, защелки, входы и выходы, таблицы преобразования LUT и модули блочной памяти Block RAM), используемые в проекте аппаратной части разрабатываемой встраиваемой системы. По умолчанию индикатор состояния данного параметра установлен в положение «выключено», запрещающее создание файла размещения логики.

Значение параметра Create Mask File разрешает или запрещает создание файла маскирования. Этот файл, имеющий расширение .msk, используется при верификации в процессе обратного считывания конфигурационной последовательности для сопоставления позиций соответствующих разрядов данных в конфигурационном битовом потоке. По умолчанию индикатор состояния параметра Create Mask File находится в положении «выключено», запрещающем создание файла маски.

Параметр ICAP Select позволяет указать, какие ресурсы ICAP активны в процессе конфигурирования программируемой логики кристалла расширяемой процессорной платформы. По умолчанию для этого параметра предлагается вариант Auto, соответствующий автоматической активизации ресурсов ICAP.

Параметр управления подключением аналого-цифрового блока кристалла расширяемой процессорной платформы к порту JTAG-интерфейса

На странице Encryption Options, изображенной на рис. 126, представлен единственный параметр JTAG to XADC Connection. Он предоставляет возможность разрешения или запрета подключения аналого-цифрового блока XADC кристалла расширяемой процессорной платформы к порту JTAG-интерфейса. Выпадающий список возможных значений параметра JTAG to XADC Connection содержит два варианта — Enable и Disable. По умолчанию для указанного параметра предлагается вариант Enable, который разрешает доступ к аналого-цифровому блоку XADC через порт JTAG-интерфейса.

Рис. 126. Вид страницы Encryption Options диалоговой панели параметров процесса генерации конфигурационной последовательности

Формирование конфигурационной последовательности для аппаратной части проектируемой микропроцессорной системы, реализуемой на базе программируемой логики PL

Установив требуемые значения параметров процесса генерации конфигурационной последовательности, следует подтвердить их нажатием клавиши ОК, расположенной в нижней части диалоговой панели (рис. 122–126). После этого для активизации процесса формирования файла конфигурирования программируемой логики кристалла семейства Zynq‑7000 AP SoC необходимо дважды щелкнуть левой кнопкой мыши на строке Generate Programming File, находящейся во встроенной панели процессов Processes управляющей оболочки «Навигатора проекта» (Project Navigator) (рис. 121). Информация о ходе его выполнения отображается на вкладке Console окна регистрации консольных сообщений. После успешного завершения этого процесса, отмеченного соответствующей пиктограммой в строке Generate Programming File, создается файл конфигурационного битового потока (имеющий расширение .bit), который можно непосредственно использовать для загрузки в кристалл расширяемой процессорной платформы с помощью программы iMPACT только для выполнения аппаратной отладки отдельных модулей.

Для просмотра отчета о результатах этапа формирования конфигурационной последовательности следует расположить курсор на строке Bitgen Report в разделе Detailed Reports вкладки Design Summary области расположения рабочих окон «Навигатора проекта» (Project Navigator) и щелкнуть левой кнопкой мыши. Затем во вкладке Design Summary открывается дополнительная встроенная панель, показанная на рис. 127. В данной панели отображается текст отчета о результатах выполнения процесса генерации конфигурационной последовательности для аппаратной части разрабатываемой встраиваемой системы, реализуемой на базе ресурсов программируемой логики PL кристалла семейства Zynq‑7000 AP SoC.

Рис. 127. Открытие отчета о выполнении процесса формирования конфигурационной последовательности для аппаратной части разрабатываемой встраиваемой системы

Отчет содержит информацию обо всех значениях параметров, при которых формировался файл конфигурации, а также об ошибках и предупреждениях. Структура этого документа будет представлена далее на примере отчета о генерации конфигурационной последовательности для проекта аппаратной части простейшей системы сбора и обработки данных, процессы синтеза, размещения и трассировки в кристалле которого были рассмотрены в предыдущих частях данной статьи.

В начале отчета имеются сведения о параметрах кристалла, для которого создавалась конфигурационная последовательность, и используемом файле физических ограничений, а также дата, время и командная строка запуска соответствующих программных средств.

Release 14.7 - Bitgen P.20131013 (nt64)
Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved.
Loading device for application Rf_Device from file '7z020.nph' in environment
C:\Xilinx\14.7\ISE_DS\ISE\.
    "PS_ARM_top" is an NCD, version 3.2, device xc7z020, package clg484, speed -1
Opened constraints file PS_ARM_top.pcf.
--
Tue Nov 25 16:18:05 2014
--
C:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\unwrapped\bitgen.exe -intstyle ise -w -g Binary:no -g CRC:Enable -g ProgPin:PullUp -g InitPin:Pullup -g TckPin:PullUp -g TdiPin:PullUp -g TdoPin:PullUp -g TmsPin:PullUp -g Disable_JTAG:No -g UnusedPin:PullDown -g UserID:0xFFFFFFFF -g OverTempPowerDown:Disable -g USR_ACCESS:None -g JTAG_XADC:Enable -g DCIUpdateMode:AsRequired -g StartUpClk:CClk -g DONE_cycle:4 -g GTS_cycle:5 -g GWE_cycle:6 -g Match_cycle:Auto -g Security:None -g ICAP_select:Auto -g DonePipe:Yes -g DriveDone:No PS_ARM_top.ncd
--
INFO: Bitgen:40 - Replacing "Auto" with "NoWait" for option "Match_cycle". Most commonly, bitgen has determined and will use a specific value instead of the generic command-line value of "Auto". Alternately,
this message appears if the same option is specified multiple times on the command-line. In this case, the option listed last will be used.

Далее приводится информация о выбранных значениях всех параметров процесса генерации конфигурационной последовательности для разрабатываемого проекта. Эта информация подана в форме таблицы с заголовком Summary of Bitgen Options, которая содержит две колонки. В первой, Option Name, отображается название параметра, а во второй, Current Setting, — его текущее значение.

Summary of Bitgen Options:
+-----------------------------+----------------------+
 | Option Name                | Current Setting      |
+-----------------------------+----------------------+
 | Compress                   | (Not Specified)*     |
+-----------------------------+----------------------+
 | Readback                   | (Not Specified)*     |
+-----------------------------+----------------------+
 | CRC                        | Enable**             |
+-----------------------------+----------------------+
 | StartupClk                 | Cclk**               |
+-----------------------------+----------------------+
 | DonePin                    | Pullup*              |
+-----------------------------+----------------------+
 | ProgPin                    | Pullup**             |
+-----------------------------+----------------------+
 | InitPin                    | Pullup**             |
+-----------------------------+----------------------+
 | TckPin                     | Pullup**             |
+-----------------------------+----------------------+
 | TdiPin                     | Pullup**             |
+-----------------------------+----------------------+
 | TdoPin                     | Pullup**             |
+-----------------------------+----------------------+
 | TmsPin                     | Pullup**             |
+-----------------------------+----------------------+
 | UnusedPin                  | Pulldown**           |
+-----------------------------+----------------------+
 | GWE_cycle                  | 6**                  |
+-----------------------------+----------------------+
 | GTS_cycle                  | 5**                  |
+-----------------------------+----------------------+
 | OverTempPowerDown          | Disable**            |
+-----------------------------+----------------------+
 | LCK_cycle                  | NoWait*              |
+-----------------------------+----------------------+
 | Match_cycle                | NoWait               |
+-----------------------------+----------------------+
 | DONE_cycle                 | 4**                  |
+-----------------------------+----------------------+
 | DonePipe                   | Yes**                |
+-----------------------------+----------------------+
 | Security                   | None**               |
+-----------------------------+----------------------+
 | UserID                     | 0xFFFFFFFF**         |
+-----------------------------+----------------------+
 | ActiveReconfig             | No*                  |
+-----------------------------+----------------------+
 | DCIUpdateMode              | AsRequired**         |
+-----------------------------+----------------------+
 | ICAP_Select                | Auto**               |
+-----------------------------+----------------------+
 | InitSignalsError           | Enable*              |
+-----------------------------+----------------------+
 | XADCPartialReconfig        | Disable*             |
+-----------------------------+----------------------+
 | XADCEnhancedLinearity      | Off*                 |
+-----------------------------+----------------------+
 | JTAG_XADC                  | Enable**             |
+-----------------------------+----------------------+
 | Disable_JTAG               | No**                 |
+-----------------------------+----------------------+
 | XADCPowerDown              | Disable*             |
+-----------------------------+----------------------+
 | Partial                    | (Not Specified)*     |
+-----------------------------+----------------------+
 | USR_ACCESS                 | None**               |
+-----------------------------+----------------------+
 | TimeStamp                  | Default*             |
+-----------------------------+----------------------+
 | IEEE1532                   | No*                  |
+-----------------------------+----------------------+
 | Binary                     | No**                 |
+-----------------------------+----------------------+
 * Default setting.
 ** The specified setting matches the default setting.

Следующая часть отчета содержит сообщения о количестве обнаруженных ошибок и возможные предупреждения. При отсутствии ошибок далее приводится информация о создании соответствующих результирующих файлов. Завершает отчет сообщение об успешном окончании процесса генерации конфигурационного битового потока для проекта аппаратной части разрабатываемой системы.

There were 0 CONFIG constraint(s) processed from PS_ARM_top.pcf.
--
Running DRC.
DRC detected 0 errors and 0 warnings.
Creating bit map...
Saving bit stream in "ps_arm_top.bit".
Bitstream generation is complete.

Экспортирование аппаратной платформы и конфигурационной последовательности проектируемой системы в среду комплекса Xilinx Software Development Kit

В отличие от ПЛИС загрузка сгенерированной конфигурационной последовательности аппаратной части проектируемой микропроцессорной системы в кристалл расширяемой вычислительной платформы осуществляется в среде комплекса разработки программного обеспечения Xilinx Software Development Kit. Поэтому необходимо экспортировать информацию о параметрах конфигурации аппаратной платформы проектируемой системы, которая содержится в файле формата XML, и сформированную конфигурационную последовательность в среду пакета Xilinx Software Development Kit. Для этого нужно, прежде всего, во встроенной панели Hierarchy вкладки Design рабочей области «Навигатора проекта» (Project Navigator) выделить строку с названием проекта аппаратной платформы разрабатываемой микропроцессорной системы, созданного средствами Xilinx Platform Studio, как показано на рис. 128.

Рис. 128. Экспортирование аппаратной платформы и конфигурационной последовательности проектируемой системы в среду комплекса Xilinx Software Development Kit

Затем во встроенной панели процессов Processes надо развернуть раздел Design Utilities. Прежде чем экспортировать аппаратную платформу и конфигурационную последовательность проектируемой системы в среду комплекса Xilinx Software Development Kit, рекомендуется ознакомиться с параметрами этого процесса. Чтобы получить доступ к параметрам экспортирования, во встроенной панели процессов Processes следует выделить строку Export Hardware Design to SDK with Bitstream (рис. 128), после чего воспользоваться кнопкой , расположенной на оперативной панели управления, или командой Properties контекстно-зависимого всплывающего меню, которое выводится при щелчке правой кнопки мыши. Далее в появившейся диалоговой панели, приведенной на рис. 129, нужно убедиться, что индикатор состояния параметра Launch SDK after Export находится в положении «включено». Сразу после завершения процесса экспортирования осуществляется автоматическое открытие окна средств разработки программного обеспечения Xilinx Software Development Kit.

Рис. 129. Вид диалоговой панели параметров Export to SDK Properties

Запуск процесса экспортирования аппаратной платформы и конфигурационной последовательности проектируемой микропроцессорной системы в среду комплекса Xilinx Software Development Kit выполняется двойным щелчком левой кнопки мыши при расположении курсора в строке Export Hardware Design to SDK with Bitstream. После успешного завершения процесса можно приступать к созданию программного обеспечения для разрабатываемой встраиваемой системы. Подготовка программного обеспечения и его загрузка в кристалл совместно с конфигурационной последовательностью аппаратной части будет рассмотрена в последующих статьях данного цикла.