Моделирование цифровых устройств и встраиваемых микропроцессорных систем, проектируемых на основе ПЛИС фирмы Xilinx в интегрированной среде разработки PlanAhead.
Часть 1

PDF версия
В составе последних версий САПР серии Xilinx ISE (Integrated Synthesis Environment/Integrated Software Environment) Design Suite появился дополнительный инструмент PlanAhead, который позволяет добиться существенного повышения эффективности процесса размещения и трассировки проектируемых устройств и встраиваемых микропроцессорных систем в кристаллах программируемой логики с архитектурой FPGA (Field Programmable Gate Array) [1, 2].

Указанный инструмент включает интегрированную среду разработки, которая является альтернативой управляющей оболочки САПР серии Xilinx ISE Design Suite — «Навигатора проекта» (Project Navigator) [3, 4]. Эта среда разработки представляет собой прототип управляющей оболочки новых средств автоматизированного проектирования цифровых устройств и встраиваемых микропроцессорных систем на основе ПЛИС с архитектурой FPGA и расширяемых вычислительных платформ Extensible Processing Platform (EPP) семейства Zynq‑7000 AP SoC [5–13]. Но в отличие от САПР нового поколения серии Xilinx Vivado Design Suite [14] интегрированная среда разработки PlanAhead поддерживает кристаллы программируемой логики семейств Virtex‑5 LX, Virtex‑5 LXT, Virtex‑5 SXT, Virtex‑5 FXT, Virtex‑6 LXT, Virtex‑6 CXT, Virtex‑6 SXT, Virtex‑6 HXT, Spartan‑6 LX и Spartan‑6 LXT, которые в настоящее время активно используются разработчиками. Поэтому с появлением средств автоматизированного проектирования и конфигурирования цифровых устройств и встраиваемых микропроцессорных систем серии Xilinx Vivado Design Suite, поддерживающих только новые семейства ПЛИС и расширяемых процессорных платформ, инструмент PlanAhead не утратил своей актуальности и продолжает широко применяться на практике.

Интегрированная среда разработки PlanAhead обеспечивает возможность сквозного выполнения всех этапов проектирования цифровых устройств и встраиваемых систем, включая загрузку конфигурационных данных в кристалл. Для верификации разрабатываемых устройств и микропроцессорных систем в этой среде может использоваться встроенный инструмент HDL-моделирования САПР серии Xilinx ISE Design Suite — ISIM [15], а также средства моделирования ModelSim [3, 16] и QuestaSim, выпускаемые корпорацией Mentor Graphics (www.mentor.com). В статье рассматривается выполнение этапов моделирования в интегрированной среде разработки PlanAhead.

 

Этапы моделирования цифровых устройств и встраиваемых микропроцессорных систем, поддерживаемые интегрированной средой разработки PlanAhead

Интегрированная среда разработки PlanAhead предоставляет возможность моделирования цифровых устройств и встраиваемых систем на начальной и завершающей стадиях процесса проектирования. Таким образом, возникают предпосылки для обнаружения вероятных ошибок на ранних этапах данного процесса, что, в свою очередь, позволяет минимизировать суммарное время создания устройства или системы. На рис. 1 наглядно показано расположение этапов моделирования в маршруте проектирования цифровых устройств на базе ПЛИС семейств FPGA и расширяемых вычислительных платформ, выполняемого в среде PlanAhead.

Этапы моделирования в процессе проектирования цифровых устройств в интегрированной среде разработки PlanAhead

Рис. 1. Этапы моделирования в процессе проектирования цифровых устройств в интегрированной среде разработки PlanAhead

Первый этап моделирования может осуществляться сразу после создания модулей исходного описания разрабатываемого устройства или аппаратной части встраиваемой микропроцессорной системы. На этом этапе генерируется поведенческая модель, которая позволяет выполнить предварительную верификацию сформированного HDL-описания проекта. Указанная модель не учитывает особенности архитектуры и временные характеристики кристалла программируемой логики или расширяемой вычислительной платформы, на базе которого предполагается реализация проектируемого устройства или встраиваемой системы. Кроме того, при генерации поведенческой модели отсутствует информация об ограничениях, накладываемых используемыми средствами синтеза. В процессе поведенческого моделирования могут применяться библиотеки UNISIM Library, UniMacro Library и XilinxCoreLib, чьи компоненты имеют единичные задержки. Такой метод верификации, называемый также в литературе моделированием на уровне регистровых передач (Register Transfer Level, RTL), позволяет обнаружить только логические и синтаксические ошибки в описании разрабатываемого устройства или аппаратной части встраиваемой микропроцессорной системы.

Наиболее точные результаты, соответствующие реальным характеристикам быстродействия выбранной ПЛИС или расширяемой процессорной платформы, предоставляет полное временное моделирование, которое может быть реализовано только после успешного окончания этапа реализации (Implementation) проектируемого устройства или системы в кристалле. После выполнения завершающей фазы указанного этапа — размещения и трассировки проекта в кристалле (Place and Route) — формируется полная временная модель разрабатываемого устройства или системы, которая включает значения всех задержек распространения сигналов, вносимых различными ресурсами кристалла программируемой логики или расширяемой процессорной платформы. При создании этой модели применяется библиотека SIMPRIM Library, содержащая описание элементов на уровне ресурсов кристалла и позволяющая учитывать информацию о задержках распространения сигналов, имеющуюся в соответствующих файлах стандартного формата SDF (Standard Delay Format).

Прежде чем непосредственно приступить к осуществлению перечисленных этапов верификации, рекомендуется подготовить необходимое количество тестовых модулей проекта, а также установить требуемые значения параметров процесса моделирования.

 

Формирование комплекта тестовых модулей, предназначенных для моделирования проектируемого устройства или встраиваемой микропроцессорной системы

Тестовый модуль проекта представляет собой описание модели испытательного стенда для разрабатываемого устройства или системы на языке HDL, используемом в процессе проектирования. Для выполнения различных этапов моделирования проектируемого устройства или встраиваемой микропроцессорной системы в интегрированной среде разработки PlanAhead можно сформировать один или несколько тестовых модулей. Эти модули разделяются на группы, каждая из которых содержит набор описаний тестовых воздействий (Set), предназначенных для верификации соответствующего режима функционирования моделируемого устройства или системы.

Для создания основы нового тестового файла следует воспользоваться мастером подготовки модулей исходного описания и включения их в состав проекта Add Source Wizard. Активизация мастера осуществляется командой Add Sources, которая представлена во всплывающем меню File и в разделе Project Manager панели управления основными процессами, выполняемыми в ходе проектирования, — Flow Navigator. После выбора этой команды на экране появляется стартовая диалоговая панель мастера с заголовком Add Sources, как показано на рис. 2.

Запуск процесса создания основы нового тестового модуля

Рис. 2. Запуск процесса создания основы нового тестового модуля

Открывшаяся диалоговая панель предназначена для выбора типа модуля, добавляемого в состав разрабатываемого проекта. Чтобы сформировать основу нового тестового модуля проекта, в стартовой диалоговой панели необходимо переключить в нажатое состояние кнопку Add or Create Simulation Sources, после чего нажатием клавиши «Далее» (Next) перейти к следующей диалоговой панели мастера, чей вид представлен на рис. 3.

Определение параметров создаваемого тестового модуля

Рис. 3. Определение параметров создаваемого тестового модуля

В диалоговой панели с заголовком Add or Create Simulation Sources в первую очередь необходимо указать набор описаний тестовых воздействий, в чей состав должен быть включен создаваемый тестовый модуль. Для этой цели следует воспользоваться полем выбора значения параметра Specify simulation set. В интегрированной среде разработки PlanAhead для каждого проекта автоматически формируется набор тестовых воздействий с названием Sim_1, который предлагается по умолчанию для включения создаваемого тестового модуля. Если необходим новый комплект тестовых файлов, то в выпадающем списке поля выбора значения параметра Specify simulation set нужно указать вариант Create Simulation Set. При этом на экране возникает диалоговая панель с заголовком Create Simulation Set Name, предназначенная для определения названия создаваемого комплекта тестовых файлов. Соответствующий идентификатор указывается в поле редактирования значения параметра Enter Simulation Set Name (рис. 3). По умолчанию для этого параметра предлагается вариант Sim_n, где n — очередной порядковый номер создаваемого комплекта тестовых файлов. Определив необходимый идентификатор в поле редактирования значения параметра Enter Simulation Set Name, нужно подтвердить его нажатием клавиши OK, расположенной в нижней части диалоговой панели Create Simulation Set Name. После закрытия указанной диалоговой панели название нового комплекта тестовых файлов автоматически заносится в поле выбора значения параметра Specify simulation set, представленное в панели Add or Create Simulation Sources.

Информация о составе выбранного комплекта тестовых модулей отображается в форме таблицы, содержащей четыре колонки с названиями Id, Name, Library и Location. В колонке Id указаны порядковые номера тестовых файлов, а в столбце Name — их идентификаторы. В колонке Library приводятся идентификаторы библиотек, в состав которых включаются соответствующие тестовые модули. Колонка Location предоставляет информацию о месте расположения тестовых файлов на диске.

Для того чтобы создать основу нового тестового модуля проекта, следует воспользоваться клавишей Create File, которая находится под рассмотренной таблицей. При нажатии этой клавиши открывается диалоговая панель Create Source File, как демонстрирует рис. 3. В данной панели в поле выбора значения параметра File type нужно указать тип создаваемого файла. Выпадающий список возможных значений этого параметра содержит три варианта — Verilog, Verilog Header и VHDL. Вариант Verilog выбирается при создании тестового модуля на этом языке. Вариант Verilog Header соответствует заголовочному файлу тестового модуля на языке Verilog. Для создания тестового модуля на языке VHDL в поле выбора значения параметра File type следует указать одноименный вариант. Выбрав тип создаваемого тестового файла, необходимо в поле редактирования значения параметра File name определить его идентификатор, а в поле выбора/редактирования значения параметра File location — его расположение на диске. Все указанные значения параметров создаваемого тестового файла нужно подтвердить нажатием клавиши OK, находящейся в нижней части диалоговой панели Create Source File. После закрытия указанной панели в таблице, представленной в диалоговой панели Add or Create Simulation Sources, появляется новая строка, где отображаются основные параметры создаваемого тестового файла. При этом открывается диалоговая панель с заголовком Define Module (рис. 4), позволяющая указать исходную информацию для автоматического формирования основы нового тестового файла проекта.

Ввод исходных данных для формирования основы тестового модуля

Рис. 4. Ввод исходных данных для формирования основы тестового модуля

В открывшейся диалоговой панели нужно в поле редактирования значения параметра Entity name назначить идентификатор объекта, представляющего испытательный стенд, а в поле редактирования Architecture name — идентификатор архитектуры этого объекта. По умолчанию в качестве значения параметра Entity name предлагается идентификатор формируемого тестового модуля, а для параметра Architecture name используется вариант Behavioral.

Диалоговая панель Define Module содержит также таблицу описания интерфейсных портов испытательного стенда I/O Port Definitions. При их отсутствии для запуска процесса генерации основы тестового модуля достаточно нажать клавишу OK, расположенную в нижней части указанной диалоговой панели. В случае успешного завершения процесса в окне исходных модулей проекта Sources в разделе Simulation Sources появляется строка с идентификатором сгенерированного тестового файла. Для его редактирования достаточно расположить курсор в этой строке и дважды щелкнуть левой кнопкой мыши, после чего открывается новое окно встроенного HDL-редактора интегрированной среды разработки PlanAhead, в котором отображается сгенерированный текст основы тестового модуля (рис. 5).

Отображение сформированного кода тестового модуля в окне встроенного HDL-редактора

Рис. 5. Отображение сформированного кода тестового модуля в окне встроенного HDL-редактора

Автоматически сформированный код содержит закомментированные ссылки на используемые библиотеки и пакеты, а также декларацию объекта описания модели испытательного стенда (ENTITY). Этот код необходимо дополнить определением архитектуры объекта, которое должно включать следующие разделы:

  • декларацию компонента, представляющего модуль описания верхнего уровня иерархии проектируемого устройства или аппаратной части встраиваемой системы;
  • декларацию сигналов, используемых для подачи входных тестовых воздействий и контроля выходных реакций моделируемого устройства или системы;
  • оператор создания экземпляра компонента с подключением соответствующих сигналов;
  • выражения, описывающие поведение входных тестовых сигналов.

Для того чтобы ускорить процесс создания тестовых файлов проекта, рекомендуется воспользоваться мастером подготовки модулей исходного описания проекта New Source Wizard САПР серии Xilinx ISE Design Suite. Мастер позволяет на основе HDL-описания разрабатываемого устройства или аппаратной части встраиваемой микропроцессорной системы автоматически сформировать основу тестового файла, которая содержит все перечисленные выше разделы его структуры, за исключением секции, описывающей поведение входных сигналов. Для этого следует создать аналогичный проект в среде «Навигатора проекта» (Project Navigator), включить в его состав модули исходного HDL-описания разрабатываемого устройства или аппаратной части встраиваемой системы. Процедура подготовки тестового модуля проекта в САПР серии Xilinx ISE Design Suite подробно рассмотрена в [16]. После формирования требуемого комплекта тестовых файлов надо включить их в состав проекта интегрированной среды разработки PlanAhead. Для этого нужно воспользоваться клавишей Add Files в диалоговой панели Add or Create Simulation Sources, которая может быть вызвана командой Edit Simulation Sets контекстно-зависимого всплывающего меню, открываемого щелчком правой кнопки мыши в окне исходных модулей проекта. При нажатии указанной клавиши на экране появляется диалоговая панель с заголовком Add Source Files (рис. 6).

Включение тестовых файлов в состав создаваемого комплекта модулей для моделирования

Рис. 6. Включение тестовых файлов в состав создаваемого комплекта модулей для моделирования

В открывшейся диалоговой панели следует найти и открыть рабочий каталог проекта САПР серии Xilinx ISE Design Suite, в который были записаны сформированные тестовые модули. При этом во встроенной панели отобразится список файлов выбранного раздела, где нужно выделить идентификаторы модулей, включаемых в состав формируемого комплекта тестовых файлов. После нажатия клавиши OK, расположенной в нижней части диалоговой панели Add Source Files, идентификаторы выделенных файлов появятся в таблице, представленной в панели Add or Create Simulation Sources (рис. 6).

Завершив процедуру подготовки необходимого комплекта тестовых модулей, следует установить значения параметров процесса моделирования разрабатываемого устройства или встраиваемой микропроцессорной системы.

 

Установка основных параметров процесса моделирования проектируемого устройства или встраиваемой микропроцессорной системы

Для того чтобы указать основные опции процесса моделирования разрабатываемого устройства или встраиваемой микропроцессорной системы, нужно, прежде всего, вызвать диалоговую панель параметров проекта Project Settings. Для этого можно воспользоваться кнопкой быстрого доступа кнопка, расположенной на оперативной панели основного окна интегрированной среды разработки PlanAhead, или командой Project Settings, которая представлена в разделе Project Manager панели управления основными процессами Flow Navigator, а также во всплывающем меню Tools (рис. 7).

Открытие диалоговой панели параметров проекта Project Settings

Рис. 7. Открытие диалоговой панели параметров проекта Project Settings

Затем в диалоговой панели параметров проекта следует открыть страницу Simulation, поместив курсор на пиктограмму кнопка, расположенную в левой части панели Project Settings, и щелкнув левой кнопкой мыши. Указанная страница, чей первоначальный вид приведен на рис. 8, содержит общие параметры моделирования и четыре вкладки — каждая из них предоставляет доступ к соответствующей группе специальных параметров.

Выбор средств моделирования и комплекта тестовых модулей

Рис. 8. Выбор средств моделирования и комплекта тестовых модулей

В первую очередь на странице Simulation необходимо указать применяемые средства моделирования разрабатываемого устройства или встраиваемой микропроцессорной системы, воспользовавшись полем выбора значения параметра Target simulator. Выпадающий список этого поля содержит два варианта — ISim Simulator и QuestaSim/ModelSim. Для использования встроенных средств моделирования САПР серии Xilinx ISE Design Suite нужно указать вариант ISim Simulator, предлагаемый по умолчанию. Если в качестве инструмента верификации проектируемого устройства или встраиваемой микропроцессорной системы предполагается применять средства моделирования ModelSim/QuestaSim, то для параметра Target simulator понадобится второй, одноименный, вариант.

Далее в поле выбора значения параметра Simulation set нужно определить набор тестовых модулей проекта, который будет использоваться по умолчанию в процессе моделирования устройства или встраиваемой микропроцессорной системы. В выпадающем списке данного поля представлены идентификаторы сформированных ранее комплектов тестовых файлов. Для создания нового набора тестовых модулей в выпадающем списке поля выбора Simulation set предусмотрен также вариант Create Simulation Set, при выборе которого на экран выводится одноименная диалоговая панель (рис. 8).

В поле выбора значения параметра Simulation top module name указывается идентификатор модуля исходного описания, который будет применен в процессе моделирования в качестве модуля верхнего уровня иерархии. Для отображения списка доступных модулей, которые в процессе моделирования могут соответствовать верхнему уровню иерархии, нужно воспользоваться кнопкой с пиктограммой в виде многоточия (“…”), расположенной справа от поля выбора. При нажатии на кнопку открывается диалоговая панель с заголовком Select Top Module, как показано на рис. 8. В списке идентификаторов модулей исходного описания, отображаемых в диалоговой панели, следует выбрать название требуемого модуля, представляющего испытательный стенд. Выбранный вариант модуля верхнего уровня иерархии надо подтвердить нажатием клавиши OK, после чего соответствующий идентификатор автоматически отобразится в поле выбора значения параметра Simulation top module name.

Для автоматического удаления файлов, создаваемых в процессе выполнения предыдущих сеансов моделирования, необходимо проследить, чтобы индикатор состояния параметра Clean up simulation files находился во включенном положении.

После установки значений основных параметров процесса моделирования нужно определить опции, представленные на различных вкладках страницы Simulation диалоговой панели Project Settings. При этом следует обратить внимание на то, что содержание вкладок Compilation и Simulation зависит от используемого языка описания HDL и выбранных средств моделирования.

 

Установка параметров компиляции исходных описаний моделируемого устройства или встраиваемой микропроцессорной системы

Для установки требуемых значений параметров, применяемых в процессе компиляции исходных описаний моделируемого устройства или встраиваемой микропроцессорной системы, следует открыть вкладку Compilation. На рис. 9 изображен вид этой вкладки при использовании встроенных средств моделирования САПР серии Xilinx ISE Design Suite. Поле редактирования значения параметра Verilog options, расположенное на этой вкладке, предоставляет возможность определить дополнительные параметры для языка Verilog. Чтобы задать соответствующие значения этих параметров, рекомендуется воспользоваться клавишей с пиктограммой в виде многоточия, расположенной справа от поля редактирования. При нажатии клавиши на экране появляется диалоговая панель с заголовком Verilog Options, чей вид представлен на рис. 9.

Определение дополнительных параметров и макросов для языка Verilog

Рис. 9. Определение дополнительных параметров и макросов для языка Verilog

В открывшейся диалоговой панели можно определить пути поиска файлов, включаемых в состав модулей исходного описания моделируемого устройства или встраиваемой системы директивой include. Информация о каталогах, содержащих включаемые файлы, отображается в виде списка во встроенной панели Verilog Include Files Search Paths. Чтобы добавить новый раздел в этот список, нужно нажать клавишу Add Directories, затем с помощью появившейся диалоговой панели с заголовком Verilog Include Files Search Paths указать требуемый каталог, как показано на рис. 9.

Кроме того, диалоговая панель Verilog Options позволяет определить макросы, применяемые в модулях исходного описания проектируемого устройства или микропроцессорной системы. Сведения о заданных определениях макросов приводятся во встроенной панели Defines. Чтобы добавить в эту панель новое определение макроса, необходимо нажать клавишу Add, размещенную под панелью. Тогда на экране появится диалоговая панель с заголовком Add Value, чей вид приведен на рис. 9. С помощью этой панели можно указать новое определение макроса, которое затем отобразится во встроенной панели Defines.

Для автоматического представления всех идентификаторов, используемых в модулях исходного описания на языке Verilog, в символах верхнего регистра клавиатуры, необходимо установить индикатор состояния параметра Uppercase all identifiers во включенное положение, отмеченное маркером.

При наличии параметризированных модулей в составе описаний разрабатываемых устройств и встраиваемых микропроцессорных систем можно воспользоваться полем редактирования значения параметра Generics/Parameters options, расположенным на вкладке Compilation (рис. 10). В этом поле указывают значения, устанавливаемые для применяемых настраиваемых параметров (generic в VHDL-описании или parameter в Verilog-описании). При необходимости можно добавить определения значений настраиваемых параметров, используя клавишу с пиктограммой в виде многоточия, расположенную справа от поля редактирования Generics/Parameters options. После нажатия данной клавиши появляется диалоговая панель с заголовком Generics/Parameters, как демонстрирует рис. 10.

Определение значений настраиваемых параметров

Рис. 10. Определение значений настраиваемых параметров

В открывшейся диалоговой панели отображается список настраиваемых параметров и их используемых значений. Чтобы добавить в него новые определения настраиваемых параметров, нужно воспользоваться клавишей Add (в нижней части диалоговой панели Generics/Parameters). При нажатии этой клавиши на экран выводится диалоговая панель с заголовком Add Value, чей вид представлен на рис. 10. В поле редактирования Name следует записать идентификатор настраиваемого параметра, а в поле Value — его значение, которое будет использоваться вместо значения, присваиваемого по умолчанию в модуле исходного описания проектируемого устройства или встраиваемой системы.

Опция командной строки -incremental позволяет выбрать состав компилируемых файлов при выполнении повторной компиляции модулей исходного описания моделируемого устройства или встраиваемой системы. Если индикатор состояния, определяющий значение данной опции, установлен в положение «Включено», будут компилироваться только те модули исходного описания, в которые вносились изменения после предыдущей компиляции. При выключенном состоянии индикатора производится компиляция всех исходных модулей HDL-описания проектируемого устройства или микропроцессорной системы. Таким образом, выбор варианта «Включено» для рассматриваемой опции командной строки позволяет существенно сократить время, необходимое для компиляции модулей исходного описания при формировании модели разрабатываемого устройства или системы.

С помощью опции командной строки -nodebug определяются отладочные возможности формируемой модели. Когда индикатор состояния этой опции находится в установленном положении, отмеченном маркером, отладочная информация не включается в состав создаваемой модели. Чтобы задействовать возможности отладки в процессе моделирования, индикатор состояния нужно сбросить в выключенное положение. В этом случае в ходе выполнения этапов моделирования формируется полная отладочная информация, что приводит к увеличению суммарного времени выполнения этого процесса.

Опция командной строки -rangecheck разрешает или запрещает контроль назначаемых значений сигналов в процессе компиляции. При включенном состоянии индикатора этого параметра в ходе компиляции осуществляется проверка соответствия назначаемых значений сигналов допустимому диапазону, который определяется типами этих сигналов. Если индикатор состояния опции -rangecheck установлен в положение «Выключено», то контроль достоверности значений сигналов в процессе компиляции не производится, что обеспечивает повышение скорости выполнения самого процесса.

Значение параметра Load glbl разрешает или запрещает включение модуля glbl.v в состав списка соединений формируемой модели при использовании языка Verilog.

С помощью параметра More Fuse Options можно указать дополнительные опции командной строки для управления процессом компиляции исходных модулей HDL-описания моделируемого устройства или микропроцессорной системы.

В случае выбора средств ModelSim/QuestaSim в качестве инструмента моделирования проектируемого устройства или встраиваемой системы вкладка Compilation страницы Simulation приобретает вид, представленный на рис. 11. Кроме опций компиляции, рассмотренных ранее, на вкладке появляется ряд дополнительных параметров, назначение которых представлено ниже.

Определение параметров компиляции при использовании средств моделирования ModelSim/QuestaSim

Рис. 11. Определение параметров компиляции при использовании средств моделирования ModelSim/QuestaSim

В поле редактирования значения параметра Compiled library location отображается название раздела, используемого для хранения скомпилированных библиотек. По умолчанию скомпилированные библиотеки располагаются в соответствующем разделе рабочего каталога проекта моделируемого устройства или встраиваемой системы. Для выбора другого раздела целесообразно воспользоваться диалоговой панелью Choose Compiled Library Location, которая открывается при нажатии клавиши с пиктограммой в виде многоточия, расположенной справа от поля редактирования значения параметра Compiled library location, как показано на рис. 11.

С помощью параметра VHDL Syntax выбирают стандарт синтаксиса (версия) языка VHDL, в соответствии с которым формируется описание моделируемого устройства или микропроцессорной системы. Выпадающий список возможных значений этого параметра содержит четыре строки: 87, 93 (установлено по умолчанию), 2002 и 2008, которые соответствуют стандартам IEEE VHDL Std 1076-1987, IEEE VHDL Std 1076-1993, IEEE VHDL Std 1076-2002 и IEEE VHDL Std 1076-2008.

Параметр Explicit Declarations предусмотрен для предотвращения конфликтов из-за неоднозначности, возникающей при использовании перегрузки функций. По умолчанию индикатор состояния этого параметра находится в положении «Включено», при котором устанавливается более высокий приоритет явного определения функций, чем для случая их неявного использования.

Параметры More VLOG Options и More VCOM Options позволяют указать дополнительные опции командной строки для соответствующих программ VLOG и VCOM средств моделирования ModelSim/QuestaSim. Информация о возможных дополнительных параметрах командной строки для каждой из перечисленных программ приведена в документации рассматриваемых средств моделирования. Дополнительные опции командной строки указывают с помощью клавиатуры в поле редактирования соответствующего параметра. Если для какой-либо программы нужно задать несколько дополнительных параметров командной строки, то они должны разделяться пробелами.

 

Установка параметров управления процессом моделирования

Параметры, предназначенные для управления процессом моделирования, сосредоточены на вкладке Simulation, чей вид при использовании встроенных средств верификации САПР серии Xilinx ISE Design Suite приведен на рис. 12.

Установка параметров управления процессом моделирования при использовании средств Xilinx ISIM

Рис. 12. Установка параметров управления процессом моделирования при использовании средств Xilinx ISIM

Значение параметра Simulation Run Time устанавливает длительность сеанса моделирования, осуществляемого автоматически при запуске выбранных средств верификации. По умолчанию для этого параметра предлагается значение, равное 1000 нс. Для изменения предлагаемой длительности автоматически выполняемого процесса моделирования нужно активизировать поле редактирования значения параметра Simulation Run Time и с помощью клавиатуры указать требуемый временной интервал.

Параметр Design Under Test Instance позволяет определить идентификатор экземпляра компонента, представляющего моделируемый объект, в тестовом модуле разрабатываемого проекта. По умолчанию в качестве названия экземпляра компонента, описывающего моделируемый объект в составе испытательного стенда, применяется идентификатор UUT. Если необходимо изменить идентификатор, предлагаемый по умолчанию, следует активизировать поле редактирования значения параметра Design Under Test Instance и ввести нужное название на клавиатуре.

Опция командной строки -tclbatch позволяет указать название командного файла, автоматически выполняемого при запуске встроенных средств моделирования САПР серии Xilinx ISE Design Suite. Данный пакетный файл содержит команды языка управления Tcl (Tool Command Language), реализуемые в процессе моделирования проектируемого устройства или встраиваемой системы. Для выбора командного файла следует расположить курсор в правой части строки опции -tclbatch и щелкнуть левой кнопкой мыши. При этом на экране появляется диалоговая панель с заголовком Select Command file (рис. 12), в которой нужно найти и выделить идентификатор требуемого командного файла. При этом следует учитывать, что название пакетного файла должно иметь расширение TCL или CMD.

С помощью опции командной строки -wdb определяется идентификатор файла, в который записываются временные диаграммы сигналов, сформированные в процессе моделирования. По умолчанию название формируемого файла временных диаграмм имеет формат <идентификатор_модуля_верхнего_уровня_иерархии>.wdb. Чтобы указать другой файл для записи временных диаграмм сигналов, нужно расположить курсор в правой части строки рассматриваемой опции и щелкнуть левой кнопкой мыши. После этого на экран выводится диалоговая панель с заголовком Select WDB file, которая имеет ту же структуру, что и панель Select Command file.

Опция командной строки -wcfg предоставляет возможность выбора файла конфигурации окна временных диаграмм для встроенных средств верификации САПР серии Xilinx ISE Design Suite, который будет использоваться в процессе моделирования. Идентификатор требуемого файла WCFG определяется тем же способом, что и название командного файла в опции -tclbatch.

Параметр SAIF Filename позволяет задать идентификатор файла формата Synopsys Activity Interchange Format, который может создаваться применяемыми средствами верификации в процессе временного моделирования. Впоследствии формируемый файл используется для оценки и оптимизации потребляемой мощности. Для определения идентификатора генерируемого файла следует активизировать поле редактирования значения параметра SAIF Filename и воспользоваться клавиатурой.

С помощью параметра SDF Delay выбирают один из двух вариантов значений задержек распространения сигналов, представленных в файле формата SDF, при осуществлении этапа временного моделирования. Выпадающий список возможных значений этого параметра содержит два варианта — sdfmax и sdfmin. При использовании значения sdfmax, установленного по умолчанию, проектируемое устройство или встраиваемая микропроцессорная система моделируется с учетом максимальных величин задержек, определенных в файле SDF. Значение sdfmin соответствует режиму моделирования при минимальных задержках распространения сигналов в разрабатываемом устройстве или встраиваемой системе.

Параметр More Simulation Options позволяет указать дополнительные команды управления моделированием для средств верификации ISIM.

При использовании в качестве инструмента верификации средств ModelSim/QuestaSim вкладка Simulation диалоговой панели параметров моделирования преобразуется к виду, показанному на рис. 13.

Вид вкладки Simulation диалоговой панели параметров моделирования при использовании средств ModelSim/QuestaSim

Рис. 13. Вид вкладки Simulation диалоговой панели параметров моделирования при использовании средств ModelSim/QuestaSim

В этом случае вкладка Simulation кроме опций, рассмотренных выше, содержит два дополнительных параметра, предназначенных для управления процессом моделирования. С помощью параметра Log All Signals выбирают состав совокупности сигналов проектируемого устройства или встраиваемой системы, значения которых будут запоминаться в процессе моделирования. По умолчанию индикатор состояния этого параметра установлен в положение «Выключено», при котором производится запись переключений значений сигналов, относящихся только к модулю исходного описания проекта верхнего уровня иерархии. Для запоминания изменений значений всех сигналов проектируемого устройства или встраиваемой системы следует установить индикатор состояния параметра Log All Signals в положение «Включено».

Параметр More VSIM Options предоставляет возможность определения дополнительных опций командной строки для соответствующей программы VSIM средств моделирования ModelSim.

Часть 2.

Литература
  1. Кузелин М. О., Кнышев Д. А., Зотов В. Ю. Современные семейства ПЛИС фирмы Xilinx. Справочное пособие. М.: Горячая линия – Телеком, 2004.
  2. Зотов В. Особенности архитектуры нового поколения ПЛИС с архитектурой FPGA фирмы Xilinx // Компоненты и технологии. 2010. № 12.
  3. Зотов В. Проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в САПР WebPack ISE. М.: Горячая линия – Телеком, 2003.
  4. Зотов В. Проектирование встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq‑7000 AP SoC в САПР Xilinx ISE Design Suite // Компоненты и технологии. 2012. № 4. 2014. № 4. 2015. № 1.
  5. Зотов В. Расширение семейства программируемых систем на кристалле Zynq‑7000 AP SoC // Компоненты и технологии. 2013. № 12. 2014. № 1.
  6. Zynq‑7000 All Programmable SoC Overview. Advance Product Specification. Xilinx, 2013.
  7. Zynq‑7000 All Programmable SoC (XC7Z010, XC7Z015, and XC7Z020): DC and AC Switching Characteristics. Xilinx, 2013.
  8. Zynq‑7000 All Programmable SoC (XC7Z030, XC7Z045, and XC7Z100): DC and AC Switching Characteristics. Xilinx, 2013.
  9. Zynq‑7000 All Programmable SoC Technical Reference Manual. Xilinx, 2013.
  10. Zynq‑7000 All Programmable SoC: Concepts, Tools, and Techniques (CTT) A Hands-On Guide to Effective Embedded System Design. Xilinx, 2013.
  11. Zynq‑7000 All Programmable SoC Software Developers Guide. Xilinx, 2013.
  12. Zynq‑7000 All Programmable SoC PCB Design and Pin Planning Guide. Xilinx, 2013.
  13. 7 Series FPGAs and Zynq‑7000 All Programmable SoC XADC Dual 12‑Bit 1 MSPS Analog-to-Digital Converter User Guide. Xilinx, 2012.
  14. Зотов В. Средства автоматизированного проектирования и этапы разработки встраиваемых микропроцессорных систем на базе расширяемых процессорных платформ семейства Zynq‑7000 AP SoC // Компоненты и технологии. 2014. № 2–3.
  15. Зотов В. Моделирование цифровых устройств, проектируемых на основе ПЛИС фирмы Xilinx, средствами ISIM в САПР ISE Design Suite // Компоненты и технологии. 2013. № 2–3.
  16. Зотов В. ModelSim — система HDL-модели-рования цифровых устройств // Компоненты и технологии. 2002. № 6.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *