Использование IP Integrator в САПР Vivado для ПЛИС серии 7 и UltraScale

В течение последних лет производители ПЛИС уделяют много внимания повышению эффективности инструментов проектирования при работе с FPGA большой логической емкости. Одним из таких инструментов, который предназначен для представления проекта в виде блок-схем, является IP Integrator. Он добавлен в САПР Vivado 2013.3, как и поддерживаемый им блочный дизайн.

Проектирование для ПЛИС Xilinx с применением языков высокого уровня в среде Vivado HLS

Увеличение логической емкости FPGA делает актуальным переход к новым системам проектирования, которые были бы способны обеспечить эффективное заполнение современных FPGA с приемлемой трудоемкостью. Языки описания аппаратуры, такие как VHDL и Verilog, недостаточно эффективны для решения этой проблемы при объемах программируемых микросхем в сотни тысяч логических ячеек. В настоящее время ведущий ...

Проектирование умножителя методом правого сдвига и сложения с управляющим автоматом в базисе ПЛИС

Для проектирования КИХ-фильтров в базисе процессоров цифровой обработки сигналов (ЦОС-процессор) используется общепринятая методика умножения с накоплением с применением так называемых MAC-блоков из-за отсутствия встроенных комбинационных умножителей [1].

Конвертирование проектов цифровых устройств, разрабатываемых на основе ПЛИС и полностью программируемых систем на кристалле фирмы Xilinx в среде ISE Design Suite, в формат САПР Vivado Design Suite. Часть 3

В заключительной части статьи рассмотрены установка параметров размещения и трассировки конвертированного проекта разрабатываемого устройства или встраиваемой микропроцессорной системы, корректировка параметров генерации конфигурационной последовательности для конвертированного проекта разрабатываемого устройства или встраиваемой микропроцессорной системы, установка параметров управления IP-ядр...

Libero SoC — быстрый старт

В статье описаны первые шаги в освоении САПР Libero SoC для работы с ПЛИС фирмы Microsemi. Материал предназначен для разработчиков, уже имеющих опыт работы с ПЛИС других производителей.

Проектирование систолических КИХ-фильтров в базисе ПЛИС с помощью системы моделирования ModelSim-Altera

В статье рассмотрены основные особенности проектирования цифровых фильтров на примере систолического КИХ-фильтра в САПР ПЛИС Quartus II версии 11.1 Web Edition. Начиная с версии 10.0 из САПР Quartus II исключен векторный редактор, а моделирование предлагается вести с помощью различных симуляторов высокоуровневых языков описания аппаратурных средств, например Active-HDL, Riviera-Pro, ModelSim и ...

Программирование ПЛИС CPLD фирмы Altera в составе смешанной JTAG-цепочки средствами САПР Quartus II с помощью кабеля ByteBlaster II Download Cable

Статья посвящена практическим вопросам конфигурации ПЛИС фирмы Altera через диагностический интерфейс JTAG в составе цепочки из кристаллов различных производителей. Рассмотрена схема загрузочного кабеля, аналогичного фирменному кабелю ByteBlaster II, сопрягающему персональный компьютер или рабочую станцию с интерфейсом JTAG через параллельный порт LPT. Описан пример смешанной цепочки кристаллов...

Программирование ПЛИС фирмы Lattice Semiconductor в составе смешанной JTAG-цепочки средствами пакета LSC ispVM System 18.0 и САПР серии Lattice Diamond при помощи кабеля ispDOWNLOAD Cable

Статья посвящена практическим вопросам конфигурации ПЛИС фирмы Lattice Semiconductor через диагностический интерфейс JTAG в составе цепочки из кристаллов различных производителей. Рассмотрена схема загрузочного кабеля ispDOWNLOAD Cable, сопрягающего персональный компьютер или рабочую станцию с интерфейсом внутрисхемного программирования через параллельный порт LPT. Описан пример смешанной цепоч...

Конвертирование проектов цифровых устройств, разрабатываемых на основе ПЛИС и полностью программируемых систем на кристалле фирмы Xilinx в среде ISE Design Suite, в формат САПР Vivado Design Suite.
Часть 1

В 2012 году фирма Xilinx выпустила первые версии новых средств автоматизированного проектирования и конфигурирования цифровых устройств и встраиваемых микропроцессорных систем на основе ПЛИС с архитектурой FPGA (Field Programmable Gate Array) [1, 2] и расширяемых вычислительных платформ Extensible Processing Platform (EPP) [3–9] — Vivado Design Suite. При этом в САПР ISE Design Suite [10], кото...

Программирование ПЛИС фирмы Xilinx в составе смешанной JTAG-цепочки средствами САПР Xilinx ISE Design Suite 14.4 при помощи кабеля Parallel Download Cable III

Статья посвящена практическим вопросам конфигурации ПЛИС фирмы Xilinx через диагностический интерфейс JTAG в составе цепочки из кристаллов различных производителей. Рассмотрена схема загрузочного кабеля, сопрягающего персональный компьютер или рабочую станцию с интерфейсом JTAG через параллельный порт LPT. Приведена организация порта LPT с позиций сопряжения с интерфейсом JTAG. Описан пример см...