Какие архитектуры ПЛИС можно разрабатывать с использованием САПР VTR 8.0

В статье предлагается рассмотреть некоторые особенности архитектурного файла САПР VTR 8.0 (Verilog to Routing) [1, 2], используемого для проектирования академических ПЛИС типа FPGA с одноуровневой структурой трассировочных ресурсов, когда конфигурируемые логические блоки (КЛБ) окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенн...

Проектирование КИХ-фильтра на умножителе методом правого сдвига и сложения в базисе ПЛИС

Самые быстрые умножители состоят из двумерной матрицы одноразрядных сумматоров и называются матричными умножителями. Наиболее распространены матричные умножители по схемам Бо-Вулли и Пезариса, а также древовидного формата. В отличие от умножителей, использующие метод сдвига и сложения, матричный умножитель представляет собой законченную логическую схему без элементов памяти. Реализовывать такие...

Систолические КИХ-фильтры в базисе ПЛИС

Систолический КИХ-фильтр считается оптимальным решением для параллельных архитектур цифровых фильтров. Реализация систолических КИХ-фильтров на 256 отводов в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 отсчетов в секунду) по сравнению с КИХ-фильтрами на базе MAC-блоков ЦОС-процессоров среднего класса производительностью 4 MSPS. Например, функция XtremeDSP Di...

Проектирование умножителя целых чисел со знаком методом правого сдвига и сложения в базисе ПЛИС

Показан пример проектирования последовательностного универсального умножителя целых чисел, представленных в дополнительном коде, методом правого сдвига и сложения (MAC-блок) в базисе ПЛИС. Использование этого метода для умножения чисел в базисе сигнальных процессоров чрезвычайно популярно у разработчиков РЭА. На базе этого метода реализуются схемы быстрого умножения (например, кодирование по Бу...

Проектирование умножителя методом правого сдвига и сложения с управляющим автоматом в базисе ПЛИС

Для проектирования КИХ-фильтров в базисе процессоров цифровой обработки сигналов (ЦОС-процессор) используется общепринятая методика умножения с накоплением с применением так называемых MAC-блоков из-за отсутствия встроенных комбинационных умножителей [1].

Проектирование систолических КИХ-фильтров в базисе ПЛИС с помощью системы моделирования ModelSim-Altera

В статье рассмотрены основные особенности проектирования цифровых фильтров на примере систолического КИХ-фильтра в САПР ПЛИС Quartus II версии 11.1 Web Edition. Начиная с версии 10.0 из САПР Quartus II исключен векторный редактор, а моделирование предлагается вести с помощью различных симуляторов высокоуровневых языков описания аппаратурных средств, например Active-HDL, Riviera-Pro, ModelSim и ...